超大规模集成电路设计导论-第9章：系统封装与测试.ppt

* * 可测试性设计的基本方法 转变测试思想将输入信号的枚举与排列的测试方法转变为对电路内部各个节点的测试，即直接对电路硬件组成单元进行测试。具体方法： （1）分块测试，降低测试的复杂性。 （2）采用附加电路使测试生成容易，改进电路的可控制性和可观察性，覆盖全部的硬件节点。 （3）加自测电路，使测试具有智能化和自动化。 * * 测试基础 （1）内部节点测试方法的基本思想： 由于电路制作完成后，各个内部节点将不可直接探测，只能通过输入/输出来观测。对内部节点测试思想是：假设在待测试节点存在一个故障状态，然后反映和传达这个故障到输出观察点。在测试中如果输出观察点测到该故障效应，则说明该节点确实存在假设的故障。否则，说明该节点不存在假设的故障。 * * （2）可测试性的三个重要方面 故障模型的提取：将电路失效抽象为故障模型。 测试生成：产生验证电路的一组测试矢量。 测试设计：考虑测试效率问题，加入适当的附加逻辑或电路以提高芯片的测试效率。 * * 故障模型 造成电路失效的原因： （1）微观的缺陷：半导体材料中存在的缺陷。 （2）工艺加工中引入的器件不可靠或错误：带电粒子的沾污、接触区接触不良、金属线不良连接或断开。 （3）设计不当所引入的工作不稳定。 电路失效（节点不正确的电平）抽象为故障模型 * * 测试生成 对于每一个测试矢量，它包括了测试输入和应有的测试输出。为了减少测试的工作量，测试生成通常是针对门级器件的外节点。虽然直接针对晶体管级生成测试具有更高的定位精度，但测试的难度与工作量将大大增加。 随着集成电路规模的增大和系统复杂性的提高，要求要采用新的技术和算法生成测试。 * * 测试设计 （1）增加电路的测试点，断开长的逻辑链，使测试生成过程简化。 （2）提高时序逻辑单元初始状态预置能力，这可简化测试过程，不需要寻求同步序列和引导序列。 （3）对不可测节点增加观测点，使其成为可测节点。 （4）插入禁止逻辑单元，断开反馈链，将时序逻辑单元变为组合逻辑电路进行测试。 （5）增加附加测试电路，改善复杂逻辑的可测试性。 * * 组合逻辑测试法1：差分法 差分法(Boolean difference method)是一种测试向量的生成方法。它不依赖路径传播等技巧，而是依靠布尔代数的关系，通过运算来确定测试向量。 * * 差分法 定义 如果 那么在xi上的固定逻辑值就可以被检测到，否则就不能。 * * 差分法 如果g(X)与xi无关，则可以简化为： 如果要检测s-a-0的故障，则使用： 如果要检测s-a-1的故障，则使用： * * 差分法的例子 对于x1的错误，推导如下： * * 测试法2：D算法 激活——传播——决策 * * 故障例子 * * 扫描路径法 扫描路径法是一种规则的可测试性设计方法，适用于时序电路。其设计思想是把电路中的关键节点连接到一个移位寄存器上，当作为扫描路径的移位寄存器处于串入/并出状态时，可以用来预置电路的状态。当作为扫描路径的移位寄存器处于并入/串出状态时，可以把内部节点的状态依次移出寄存器链。 * * 扫描路径法例子 * * 内置式自测BIST 将一个激励电路和一个响应电路加在被测电路(CUT)中。激励电路会产生大量激励信号，并将其应用于CUT中，响应电路就用来对CUT的响应进行评测。 BIST的性能不受负载板或测试头电气特性的限制。 * * 边界扫描技术JTAG 目的：由于表面贴装技术以及高密度封装(BGA)的使用，使得PCB的密度越来越高，以往的针床测试法变得越来越不易使用。为了简化测试过程、统一测试方式，IEEE制订了边界扫描标准。 概念：利用四线接口扫描所有的管脚。 * * JTAG 在电路的每个I/O上安排一个扫描电路单元并将其连成移位寄存器，形成扫描电路。 * * 集成电路展望 自1965年提出摩尔定律近40年，集成电路中晶体管的数量每18个月增加一倍。每2~3年制造技术更新一代，这是基于栅长不断缩小的结果，其栅长缩小的比例为0.65x/每一代，工作电源的降低比例为0.85x/每一代。 进入纳米时代，为了进一步突破极小器件的短沟道效应和其它效应带来的物理限制，纳米电子器件会向两个方向发展：传统CMOS结构器件的延伸和全新原理的器件。 * * 传统CMOS结构器件 1、常规的平面型CMOS器件：仍然是未来10~15年集成电路发展的主流。Intel于2002年研制出30nm的硅常规平面MOS器件。 2、非常规CMOS器件：美国UC Berckely大学研制成功18nm的FinFET晶体管。三维垂直晶体管可达25nm。平面双栅晶体管正在研制。 * * 新原理纳米电子器件 1、共振隧穿器件