2017年数字IC类笔试面试试题.pdf

2017 年数字IC 类笔试面试试题 威盛logicdesign engineer 考题 1。一个二路选 择器，构成一个4 路选择器，满足真值表要求、 2。已知A,B,C三个信号的波形，构造一个逻辑结构，使得从AB 可 以得到C，并且说明如何避免毛刺 3。一段英文对信号波形的描述，理解后画出波形，并采用verilog 实现。 4。169.6875转化成2进制和16进制 5。阐述中断的概念，有多少种中断，为什么要有中断，举例 6。这道比较搞，iq题，5名车手开5种颜色的车跑出了5个耗油量 （milespergallon)，然后就说什么颜色的车比什么车手的耗油量多什 么的，判断人，车，好油量的排序ft 致死，看了一堆FSM 和数字电 路没啥用，结果基本的冬冬把自己搞死了。 不过mixedsignal 里的数字部分到是很全的考察了数字的冬冬 （转） 几道威盛电子的FPGA 工程师试题 7、解释setup 和holdtimeviolation,画图说明,并说明解决办法. 17、给出某个一般时序电路的图,有Tsetup,Tdelay,Tck->q,还有clock 的delay,写出决定最大时钟的因素,同时给出表达式. 18、说说静态、动态时序模拟的优缺点. 19、一个四级的Mux,其中第二级信号为关键信号如何改善timing 22、卡诺图写出逻辑表达使. 23、化简F(A,B,C,D) m(1,3,4,5,10,11,12,13,14,15)的和 28Pleasedrawthetransistor level schematicofacmos2 inputAND gate andexplainwhich inputhasfasterresponsefor outputrisingedge.(lessdel aytime). 30、画出CMOS 的图,画出tow-to-onemux gate. 45、用逻辑们画出D 触发器46、画出DFF 的结构图,用verilog 实现 之. 68、一个状态机的题目用verilog 实现73、画出可以检测10010 串的 状态图,并verilog 实现之. 80、 Pleasedraw schematicofacommon SRAM cellwith 6transistors,point o utwhichnodescan storedataandwhichnodeiswordlinecontrol?(威盛 笔试circuit design) （转） VIA 数字IC笔试试题 1。解释setup 和holdtimeviolation，画图说明，并说明解决办法。 2。说说静态、动态时序模拟的优缺点。 3。用一种编程语言写n!的算法。 4。画出CMOS 的图，画出tow-to-onemux gate。 5。说出你的最大弱点及改进方法。 6。说出你的理想。说出你想达到的目标。 考的都与CMOS有关，不少就是数电开头关于CMOS 的一些电路。 1.画一个CMOS 的二输入与非门 2.画CMOS 的反相器，Vo-Vi 图，指出其中NMOS和PMOS 的工作 区。 4.画六个寄存器组成的RAM，说明哪些是存数据 （？），哪些是 timecontrolline5.描述阻抗的定义，比较在CMOS过程中，金属，xx， diffusion 的阻抗凭印象，各位大牛补充 1.pleasegiveablock diagram ofCostasPLL loop andgiveyour ideason how to implement itpurely inDSP software ,assumingthatPLL'sinput isdigi tized IF signal,which factorsdeterminePLL order?AnddescribePLL fe atureswith different loop orders3.pleaseexplainhow spread spectrum c ommunication schemecanrestrainnarrow-band andwide-bandinterfer ncerespectively. 4.On account alargefrenquency offsetbetween carrier andradiosignal , giveyour ideasonhowtoacquiretimingandcarrier synchronization in spreadspectrum