静态时序分析.ppt

静态时序分析 电子科技大学 詹璨铭 什么是静态时序分析 静态时序分析STA（static timing analysis） 定义 与动态时序分析的差异 怎样做静态时序分析 使用工具primetime （简称pt）与 DC 两者的兼容性 为什么使用primetime？ Primetime与DC的兼容性 使用同样的工艺库和设计文件 许多指令一样 相同的算法，很多结果也一样 从一个synthesizable subcircuit 中，pt能捕获一个时序环境，并写成一系列的dc指令，在dc中用其为这个subcircuit定义时间约束和时序优化 －－值得关注 为dc写的dcsh格式的脚本可以翻译成在pt上用的格式。在pt中定义为抄本（transcript） 格式 这两个都支持用SDC（synopsys design constraints）格式指定设计规则，包括时间面积约束。 为什么用pt 更快效率更高 占用更少的内存 具有高级的芯片级的分析能力和高级的建模能力。 STA中的对象 Design － 完整的设计 Cell（instance） － 设计中使用的一个元件 Net － 金属连线 Port － design 的I/O口 Pin － cell 的I/O口 Reference － 是元件的参考的源定义 Clock － 创建的时钟信号 时序弧（timing arc） 定义：如果把电路看作是一张很大的拓扑图，那么图中的结点就是电路中的引脚（pin）。结点与结点之间的部分，我们称作是时序弧（timing arc）。他定义了任意两个结点之间的时序关系。 最直观基本的理解：cell delay与net delay。这两个也是计算下面时序弧的基础。每段时序弧的延时就是把这两个值不断相加 时序弧分类一：时序的延时 组合时序弧（combinational timing arc） 边沿时序弧（edge timing arc） 重置和清除时序弧（preset and clear timing arc） 三态使能/无效时序弧（three state enable/disable timing arc） 时序弧分类二：时序约束 建立时序弧（setup timing arc） 保持时序弧（hold timing arc） 恢复时序弧（recovery timing arc） 清除时序弧（removal timing arc） 宽度时序弧（width timing arc） 组合时序弧（combinational timing arc） 负函数（negative unate） 正函数（positive unate） 非函数（non-unate） 基本的延时计算（path delay calculation）－－ cell delay 是从一个逻辑门的输入到输出的延迟量 通过工艺库（technology library）来查找的 这是个2维表，查找项是输入的过渡时间（input transition），输出的电容负载（output load capacitance）没有对应的值，做一个线性的推导，计算出相应的值 。 根据工作条件来修正PVT 基本的延时计算（path delay calculation）－－ net delay Pre layout－使用线性负载模型wire load model（WLM），基于每个net的扇出的管脚数目来确定的。这是唯一方法。 Post layout－（1）从反标的SDF文件中来得到，该文件中本身就是一段、一段的延时信息；（2）从来源于RSPF DSPF SPEF SBPFD等格式的文件反标的寄生电阻电容计算得来； 补充net delay 在工作条件（operation condition）中，定义了三种树型（tree type），分别为最好情况（best case tree），最坏情况（worst case tree），折中情况（balanced case tree）。 时序路径（timing path） Path based 与 Block based（少用） AT（arrival time）与RT（required time） Timing paths 分类 起点：输入点A和触发器时钟端CLK 终点：输出点out1和触发器D端 一共就是四类！ Timing paths 分类2 时钟路径（for setup and hold） 门控时钟路径（for 门控时钟的setup与hold） 异步路径（for recovery and removal） 路径分组（path groups） 将路径组织成组的形式，按组来报告。 一个组的名字以时钟名，来命名。 若一条路径的终点（end point