数字系统设计与VerilogHDL（第8版）课件 第4章.pptxVIP

数字系统设计与Verilog HDL（第8版）;第4章 Verilog设计初步;4.1 Verilog简介;Verilog语言的特点;4.2 Verilog模块的结构 ;4.2 Verilog模块的结构;1．模块声明;2．端口（Port）定义;3．信号类型声明;4．逻辑功能定义;Verilog 模块的模板 ;【例4.5】 三人表决电路的Verilog描述 module vote(a,b,c,f); //模块名与端口列表 input a,b,c; //模块的输入端口 output f; //模块的输出端口 wire a,b,c,f; //定义信号的数据类型 assign f=(a&b)|(a&c)|(b&c); //逻辑功能描述 endmodule;4.3 Verilog基本组合电路设计 ;综合 （RTL级）;综合（门级）;【例4.8】 BCD码加法器 module add4_bcd(cout,sum,ina,inb,cin); input cin; input[3:0] ina,inb; output[3:0] sum; reg[3:0] sum; output cout; reg cout; reg[4:0] temp; always @(ina,inb,cin) //always过程语句 begin temp<=ina+inb+cin; if(temp>9) {cout,sum}<=temp+6; //两重选择的IF语句 else {cout,sum}<=temp; end endmodule;4.4 Verilog基本时序电路设计 ;4.4 Verilog基本时序电路设计 ;;4.4 Verilog基本时序电路设计 ;综合 （RTL级）;习 题 4