数字系统设计与VerilogHDL（第8版）课件 第7章.pptxVIP

数字系统设计与Verilog HDL（第8版）;第7章 Verilog设计的层次与风格;Verilog设计的描述风格 ;在Verilog程序中可通过如下方式描述电路的结构 调用Verilog内置门元件（门级结构描述） 调用开关级元件（晶体管级结构描述） 用户自定义元件UDP（也在门级）;Verilog的 内置门元件 ;门元件例化;门元件例化;【例7.1】 调用门元件实现的4选1 MUX module mux4_1a(out,in1,in2,in3,in4,s0,s1); input in1,in2,in3,in4,s0,s1; output out; wire s0_n,s1_n,w,x,y,z; not (sel0_n,s0),(s1_n,s1); and (w,in1,s0_n,s1_n),(x,in2,s0_n,s1), (y,in3,s0,s1_n),(z,in4,s0,s1); or (out,w,x,y,z); endmodule;数据流描述方式主要使用持续赋值语句，多用于描述组合逻辑电路，其格式为： assign LHS_net=RHS_expression; 右边表达式中的操作数无论何时发生变化，都会引起表达式值的重新计算, 并将重新计算后的值赋予左边表达式的net型变量。 ;【例7.2】 数据流描述的4选1 MUX module mux4_1b( input in1,in2,in3,in4,s0,s1, output out); assign out=(in1 & ~s0 & ~s1)|(in2 & ~s0 & s1)| (in3& s0 & ~s1)|(in4 & s0 & s1); endmodule; 数据流描述 ;7.3 数据流描述与行为描述 ;采用行为描述方式时需注意;【例7.4】 用case语句描述的4选1 MUX module mux4_1b(out,in1,in2,in3,in4,s0,s1); input in1,in2,in3,in4,s0,s1; output reg out; always@(*) //使用通配符 case({s0,s1}) 2'b00:out=in1; 2'b01:out=in2; 2'b10:out=in3; 2'b11:out=in4; default:out=2'bx; endcase endmodule;7.4 不同描述风格的设计 ; 调用门元件实现的1位全加器 ;数据流描述的1位全加器;行为描述的1位全加器;采用层次化方式设计1位全加器 ;用模块例化方式设计的1位全加器;4位加法器设计;module add4_jl (input cin, input[3:0] a,b, output[3:0] sum, output cout); full_add1 f0(a[0],b[0],cin,sum[0],cin1); //级联描述 full_add1 f1(a[1],b[1],cin1,sum[1],cin2); full_add1 f2(a[2],b[2],cin2,sum[2],cin3); full_add1 f3(a[3],b[3],cin3,sum[3],cout); endmodule;用generate for循环描述的8位级连加法器 module add8_gene #(parameter SIZE=8) (input cin, input[SIZE-1:0] a,b, output[SIZE-1:0] sum, output cout); wire[SIZE:0] c; assign c[0]=cin; generate genvar i; for(i=0;i<SIZE;i=i+1) begin : add full_add1 fi(a[i],b[i],c[i],sum[i],c[i+1]); end endgenerate assign cout=c[SIZE]; endmodule;7.5 多层次结构电路的设计;1．图形与文本混合设计 ;2．文本描述; 对于上面的模块调用，可采用位置对应的方式，即调用时模块端口列表中信号的排列顺序与模块定义时端口列表中的信号排列顺序相同；也可以采用信号名对应方式，此时不必按顺序。 add8 u3(accin,accout,cin,sum,cout); //例化add8子模块，位置关联 reg8 u4(clk,clear,sum,accout); //例化reg8子模块，位置