数字逻辑组合逻辑电路详解演示文稿.ppt

将逻辑函数中的反变量用原变量替换可以使用公理、定理和规则。例如 F ( A, B, C, D ) = = 如果逻辑函数是“积之和”表达式，对于逻辑表达式中含有反变量的单个与项，例如与项 ，其中的“A B” 称为“ ”的头部因子，“ ”称为“A B”的尾部因子。在该项中，尾部因子D是反变量。使单个与项中不含反变量的方法是把头部因子中的变量插入到尾部因子中，使尾部因子不存在反变量。这样 可以变换为 、 和 ，项中不存在反变量。 当前第62页\共有114页\编于星期日\2点 3.4.5 组合逻辑电路的险象 假定门电路的延时时间为tpd。根据“与非”运算，“与非”门的输出端是由“1”变到“0”，再从“0”变到“1”。由于门电路有延时时间tpd，故输出值的变化滞后输入值tpd时间，如图3-30所示。 图3-30 门电路的延时 当前第63页\共有114页\编于星期日\2点 1. 组合逻辑电路中的竞争与险象 组合逻辑电路是由门电路组合而成的，在组合逻辑电路中每一层的门电路个数和类型都不会相同，这就会出现一个现象，那即是当输入信号经过组合逻辑电路中间层门电路的逻辑运算后，到达第Ki层门电路输入端的时间不一致，这种现象称为竞争。 竞争可能导致第Ki层的输出端产生短暂的一个延时tpd或者几个延时tpd的错误输出值，然后又回到正确的输出值，这种现象称为险象。值得注意的是，并不是所有竞争现象必然会产生险象。也就是，组合逻辑电路虽然有竞争现象产生，但是不会一定产生险象。 当前第64页\共有114页\编于星期日\2点 必须强调的是险象其一是由于竞争现象存在，它属于电路结构的问题。其二是电路输入发生变化的时候，例如一个输入变量从“0”变到“1”，再从“1”变到“0”，可能产生险象。 图3-31的组合逻辑电路由三层门电路组成。设每个门的延时时间为tpd。假定输入变量A和C的值始终为“1”。输入变量B由“0” →“1” → “0”变化时，输出变量F有险象存在。 图3-31 组合逻辑电路 当前第65页\共有114页\编于星期日\2点 图3-32 图3-31 组合逻辑电路的波形图 图3-32中变量B的输入值从“0” → “1” → “0”发生变化时，在t1～t2、t4～t5期间有竞争，只有后者在t5～t6期间有险象产生。 当前第66页\共有114页\编于星期日\2点 2. 险象的分类 静态险象是指在输入发生变化而输出不应当发生变化的情况下，产生短暂的错误输出，然后又回到正确输出。动态险象是指在输入发生变化而输出也发生变化的情况下，产生短暂的错误输出，然后又回到正确的输出。 图3-33静态险象和动态险象示意图 当前第67页\共有114页\编于星期日\2点 3. 险象的判断 ( 1 ) 逻辑代数法判别险象 当某个逻辑函数在其某些变量的值确定后，如果逻辑函数呈现F ( A ) = 或者F( A ) = 的形式，则可以判定该逻辑电路存在着险象。 a ) 的波形图 b ) 的波形图 当前第68页\共有114页\编于星期日\2点 (2) 卡诺图法判别险象 采用卡诺图法判别险象是观察在卡诺图中是否出现两个卡诺圈“相切”情况，如果两个卡诺圈有公共的边，则该卡诺图表示的该逻辑函数存在险象。 如图3-35所示。该逻辑函数有两个卡诺圈，这两个卡诺圈相切，因此有险象存在。 图3-35 F= A B + B C的卡诺图 当前第69页\共有114页\编于星期日\2点 4. 险象的消除 为了使一个电路可靠的工作，设计者应当设法消除或避免电路中可能出现的险象。常用方法有：滤波法、脉冲选通法和增加冗余项法。 1）滤波法 滤波法是在门电路的输出端接上一个低通RC滤波电路（惯性延时环节），将尖峰脉冲的幅度削减至门电路的阈值电压以下。 图3-36 滤波法的电路结构及效果 当前第70页\共有114页\编于星期日\2点 2）脉冲选通法 对输出波形从时间上加以选择和控制，利用选通脉冲选择输出波形的稳定部分，而有意避