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动态随机存取存储器m的制造技术与发展趋势 1 芯片线宽稳定的影响因素 民事芯片的能力与线条宽度密切相关。图1显示了20世纪80年代至2015年代民事芯片的线宽和功率趋势。过去20多年中DRAM线宽(特征尺寸)不断缩小,2003年缩至0.1μm。现在科学家们关心的问题是DRAM线宽能否进一步缩小,其容量和集成度能否继续遵循摩尔定律。通常以关键图形尺寸和可容许误差来确定芯片线宽的规格[2~4]: (1)关键图形尺寸。IC掩模图形中最重要(最细)的线宽、线距或接触点的尺寸大小,即IC电路设计中最具有代表性的掩模图形尺寸,亦称特征尺寸。 (2)可容许误差。由设备和材料等变化引起的图形之间、圆片之间的尺寸变化,仍在容许误差范围内,称为可容许误差。对于深亚微米(﹤0.35μm)IC工艺来说,容许误差在±10%以内。 影响DRAM芯片线宽稳定的因素有光刻工艺和测试状况等,如曝光对准度、显微镜分辨率、电子探测时像分辨率、线性度和信噪比等。另外,操作人员熟练程度和信号分析法也会影响到测量线宽。当线宽缩到几十纳米时,量子效应明显增强,电子能量不再连续变化,这时的器件便是量子器件。在线宽未接近几十纳米之前,可以认为DRAM线宽的理论极限为0.1μm。 2 主要制造技术 2.1 有机c或cq CMOS工艺是当今各类IC制造技术的主流,由它衍生出不同的工艺。图2示意了典型CMOS工艺的集成顺序和模块以及对应于不同电路的变化。图2中标准的CMOS工艺主要用于制作高性能、低功耗的数字IC;CMOS和Bipolar技术的结合,用于制作CMOS模拟器件和电路(有源器件、灵敏放大器、驱动器和电源电路等);而CMOS+特殊的存储电容制作工艺构成标准的DRAM工艺。由于DRAM属于超大规模集成电路(V L S I),所以它使用深亚微米硅栅5层以上互连的CMOS工艺,并且用从底向上的工艺顺序。图2中阴影框表示新增工序,虚线框表示可选工艺。 2.2 ram的电路结构 典型的DRAM存储单元如图3所示,它包括一个开关MOS管和一个存储电容,字线通入选择控制信号,位线写入或读出信息,信息由存储电容的高低电平表示。完整的DRAM电路还需要地址选择器、I/O口驱动电路、电容刷新电路和输入/输出灵敏放大器等部件。(本文从略)。 标准DRAM工艺的关键技术是如何提高存储容量和突破线宽0.1μm的极限,焦点是在减少器件面积的同时,保持或提高单位面积下的电容存储电荷量,即增加电容数值。目前国外有两种电容器结构适用于DRAM工艺:一是深槽电容,二是堆积电容,分别如图4(a)、(b)所示。两者的作用都是在纵向上增加单位平均面积下的电容总面积,所用介质层为高k物质,达到了增加电容数值的效果。 30.1 3m线宽极限的推进和相关新技术的进展 3.1 电容器的储存 虽然MOS管做得越来越小(栅长小到0.13μm左右),但是作为记忆元件的电容器,必须储存一定的电荷量。当DRAM线宽做小时,电容器面积也相应减小,故此时只有增大高度(深度),才能提高电容数值。但当制造约0.13μm栅长MOS管的D R A M时,便会达到M O S器件宽长比的极限值。 3.2 电流大、栅极漏大时长对产品的影响 当线宽缩为0.1μm时,MOS管氧化层厚度将减至1.4nm,这会导致绝缘体内隧道电流大增。一般氧化层厚度每降低0.2nm,栅极漏电流约增大10倍,这一效应会使存储单元不能正常工作。 因铁电材料具有远比硅高得多的介电系数,故用硅化钴、硅化镍、亚硝酸硅等材料来取代Si O2,这是提高MOS管栅极电容量、减少器件宽长比的有效途径。 3.3 核心介质:蜂窝式纳米多孔 当DRAM芯片设计尺寸缩到0.1μm时,互连寄生电阻、寄生电容的延时成为高速DRAM芯片进一步提速的障碍,MOS管氧化物绝缘层及线间介质需用比Si O2绝缘层的介电常数更低的Si O2。目前引人注目的介质是蜂窝式纳米多孔Si O2,它有非常低的介电常数(1.5)、高机械强度、高击穿电场和高热稳定性,并且与硅有着较好的粘附性。同时要求介质中气泡直径为3nm。制作这种Si O2绝缘层可采用溶胶-凝胶工艺,并采用旋转淀积技术。 3.4 多层铜组分连续线 由于DRAM中元器件的存储速度加快,铝引线因电阻较大、电迁移现象严重(产生空洞,增加接触电阻,甚至引起断线),而不能满足VLSI和ULSI的性能要求。对于大容量DRAM的制作技术,需要使用多层铜互连线,并确保无电迁移现象发生。铜具有较高的导热率,它有利于DRAM芯片的散热。目前可以将铜外引线制成15μm的直径,并使引脚距离小到35μm。这一间距的搭接片适用于1200脚的焊球网格阵列封装(B G A)技术。 3.5 其他光刻技术 光刻是减小DRAM线宽的关键工艺技术。所谓光刻法,就是利用光源的导引对芯片进行蚀刻加工