可编程逻辑器件.ppt

●?MAX7000S的结构和工作原理 第三十页，共六十页，2022年，8月28日 ●?MAX7000S宏单元的结构和原理 从逻辑单元结构可以看到，既可实现组合逻辑电路也可实现时序逻辑电路。 第三十一页，共六十页，2022年，8月28日 ●?MAX7000S的结构和工作原理 ◆ 可编程连线阵列PIA通过在可编程连线阵上布线，将不同的LAB相互连接，构成所需逻辑。MAX7000S的专用输入、I/O引脚和宏单元输出都连接到PIA，而PIA把这些信号送到器件内的各个地方。MAX7000S的PIA具有固定延时，从而消除了信号之间的延迟偏移，使时间性能更容易预测。 第三十二页，共六十页，2022年，8月28日 ◆ I/O控制块 第三十三页，共六十页，2022年，8月28日 ◆ 多电压（Multivolt）I/O接口 第三十四页，共六十页，2022年，8月28日 ●?ACEX1K的结构和工作原理 第三十五页，共六十页，2022年，8月28日 ●?ACEX1K结构框图 第三十六页，共六十页，2022年，8月28日 ●?EAB结构框图 第三十七页，共六十页，2022年，8月28日 ●?FPGA的结构和工作原理 ◆ 逻辑单元(LE)构成 第三十八页，共六十页，2022年，8月28日 ●?逻辑单元的工作模式 正常模式 适合于一般逻辑应用和各种译码功能 运算模式 提供两个3输入LUT，适合完成加法器、累加器和比较器。一个计算3输入函数，1个生成进位 加减计数模式 提供计数器使能，时钟使能，同步加减控制和数据加载选择 可清除的计数模式 类似加减计数方式，但支持同步清除而不是加减控制 第三十九页，共六十页，2022年，8月28日 ◆ 正常模式 第四十页，共六十页，2022年，8月28日 ◆ 运算模式 第四十一页，共六十页，2022年，8月28日 ◆ 加减计数模式 第四十二页，共六十页，2022年，8月28日 第一页，共六十页，2022年，8月28日 3.1 可编程逻辑器件概述 ●?问题的提出 A：要求设计一个逻辑方程： P=(A2 XNOR B2) XOR (A1 XNOR B1) XOR (A0 XNOR B0) B：要求设计二个10进制计数器，其中一个时钟为 1M，另一个时钟为100K。（要求用同步设计）所用器件均为GAL22V10，其包括10个I/O口、12个输入口、10个寄存器单元，最高频率为125M 第二页，共六十页，2022年，8月28日 第三页，共六十页，2022年，8月28日 GAL22V10输出逻辑宏单元结构图 结果A：器件适配出错 无法实现设计 B：器件适配出错 无法实现设计 第四页，共六十页，2022年，8月28日 ●?无法实现的理由 A：该方程化简后有32个乘积项，需输出宏单元提供32个与门，但或门最多的管脚也只有16个与门 B：该可编程器件所有寄存器 的时钟脚都连到了一起，所 以只能有一个时钟输入信号 第五页，共六十页，2022年，8月28日 ●?解决方案 A：多级宏单元级连将P=(A2 XNOR B2) XOR (A1 XNOR B1) XOR (A0 XNOR B0) 改为：P1=(A2 XNOR B2) XOR (A1 XNOR B1)8个乘积项 P=P1 XOR (A0 XNOR B0)4个乘积项 B：选用其他器件 ●?结论我们有必要对可编程器件的硬件结构有一个较深入的了解 第六页，共六十页，2022年，8月28日 ●?可编程逻辑器件的分类 第七页，共六十页，2022年，8月28日 ●?可编程逻辑器件的基本结构 任何组合函数都可表示为与—或表达式 ◆由“与门阵列”和“或门阵列”加上输入输出电路构成 ◆查找表结构器件 查找表(Look Up Table) 实际上是用静态存储器(SRAM) 构成函数发生器。 第八页，共六十页，2022年，8月28日 可一实现任意4变量的组合电路 ●?4输入与门的例子 第九页，共六十页，2022年，8月28日 PLD的逻辑符号表示方法 (1)输入缓冲器表示方法 (2)逻辑门的表示方法 第十页，共六十页，2022年，8月28日 3.2 简单可编程逻辑器件 可编程只读存储器PROM 特点：与阵列固定、或阵列可编程 第十一页，共六十页，2022年，8月28日 ●?可编程逻辑器件PLD 例:用PROM实现以下逻辑函数: 第十二页，共六十页，2022年，8月28日 2.可编程逻辑阵列PLA(Programmable Logic Array) 特点：与阵列、或阵列均可编程 第十三页，共六十页，2022年，8月28日 例:用PLA实现