《VerilogHDL数字系统设计》课程教学大纲（模板）.docx

《Verilog HDL数字系统设计》课程教学大纲 课程简介 课程中文名 Verilog HDL数字系统设计 课程英文名 The design of verilog HDL digital system 课程代码 412W09A 课程学分 2 总学时数 51 课程类别 □通识课程 □学科基础课?专业课 □实验实践课□其他 课程性质 □必修 ?选修 □其他 课程形态 □线上 ?线下 □线上线下混合 □其他 考核方式 ?闭卷 □开卷 □一页开卷 □面试 □口试 □答辩 □论文 □报告 □大型作业 □课程作品 □其他 开课学院 物理科学与技术学院 开课基层教学组织 微电子科学与工程系 面向专业 微电子科学与工程 开课学期 4.1 课程负责人 审核人 先修课程 “《SoC设计基础》、《高级语言程序设计C-3》、《CMOS数字集成电路》” 后续课程 无 课程网址 无 课程简介 本课程是微电子科学与工程专业选修课程。学习本课程，至少必须有一门计算机语言的学习基础（如C程序设计），最好也有电路相关课程（模拟电路、数字电路、电路基础）的学习基础。 本课程从Verilog的基本知识开始，首先介绍Verilog的特点和使用Verilog的数字系统的设计流程，之后详细介绍了Verilog语法的基本概念，包括模块的结构、数据类型、变量、基本运算符号、运算符等，具体介绍了各种常用语句，包括赋值语句、结构说明语句、条件语句、循环语句、块语句、生成语句、结构语句、函数语句等。在讲述完语法知识之后，开始学习具体的使用Verilog的设计和验证数字系统，首先从简单的纯组合逻辑模块开始，然后进一步尝试复杂数字系统的构成和同步状态机的设计，最终完成复杂时序逻辑电路的设计。在具体的设计和验证过程中，需要利用计算机机房的相关软硬件，学习使用ModelSim和Quartus II软件，并用其完成Verilog的仿真。 （英文） 课程目标 表1 课程目标 序号 具体课程目标 课程目标1 肩负起民族复兴重担，从自身做起，使学生理解作为一名数字集成电路设计工程师所肩负的民族复兴重担，从自身做起，正确、合理编写每一行代码，尽可能设计出高效的VerilogHDL程序。 课程目标2 能结合数字电路和CMOS数字集成电路的相关知识使用VerilogHDL设计简单的纯组合逻辑模块包括加法器、乘法器、比较器、多路选择器等，熟悉同步状态机的原理、结构和设计，能够区分Mealy型状态机和Moore型状态机。 课程目标3 能够使用常用EDA软件ModelSim和Synplify完成加法树乘法器、Wallace树乘法器、复数乘法器、一段式、二段式、三段式有限状态机的VerilogHDL程序编写、仿真与综合。 课程目标4 结合C程序设计相关知识，理解和掌握VerilogHDL的基本语法，对模块的结构、数据类型、变量、运算符、赋值语句、结构说明语句、条件语句、循环语句、块语句与生成语句、结构语句、系统任务、函数语句有比较全面的掌握。 课程目标与毕业要求对应关系 本课程的课程目标对微电子科学与工程专业毕业要求指标点的支撑情况如表2所示： 表2 课程目标与毕业要求对应关系 毕业要求 指标点 课程目标 毕业要求1：研发解决方案 针对复杂微电子数字集成电路和模拟集成电路问题，能够从系统的角度权衡所涉及的相关因素、提出解决方案、完成系统设计、实现和测试，能够体现创新意识。 1 毕业要求2：科学研究 学生应能正确设计RS、D、JK、T触发器并完成仿真与综合，应该能够完成一段式、二段式、三段式有限状态机（以交通信号指示灯为例）的编写、仿真与综合。 2 毕业要求3：使用现代工具 理解Verilog HDL语法的基本概念；掌握模块的结构、常见4种数据类型；掌握各种运算符、赋值语句和结构说明语句；掌握条件语句、循环语句、块语句、生成语句、结构语句、系统任务、函数语句和显示任务语句；熟悉调试用系统任务和常用编译预处理语句；熟悉VerilogHDL的不同抽象级别；掌握状态机的设计与仿真。 2,3 课程目标与教学内容和方法的对应关系 表3 课程目标与教学内容、教学方法的对应关系 教学内容 详细内容与要求 教学方法 课程目标 1.Verilog的基本知识 （1）教学内容： VerilogHDL的产生及发展历史。 VerilogHDL与VHDL比较。 VerilogHDL的设计流程简介 VerilogHDL设计复杂数字电路的优点。 （2）教学重点： VerilogHDL的产生及发展历史。熟悉：VerilogHDL与VHDL比较。采用VerilogHDL的设计流程简介 （3）教学难点：采用VerilogHDL设计复杂数字电路的优点。 （4）教学要求： 了解VerilogHDL的产生及发展历史