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广东工业大学考试试卷答案（A卷）
课程名称：数字集成电路设计 试春满分100分
考试时间：2014年1月13日（第19周星期二）
一、 名词释义（共20分）
摩尔定律:当价格不变时，集成电路上可容纳的晶体管数目，约每隔18个月便会 増加一倍，性能也将提fl—倍。（4分）
传播延时:tpHL,输岀由高变低翻转的响应时间，50%Vin->50%Vout5 tpLH,輸岀 由低变高翩转的响应肘间，50%Vin->50%Vout^（4分）
扇岀:连接到驱动门描岀端负載门的数目。（4分）
寄存器:存放二进制数据器件，由锁存器构成，一般为边沿触发。（4分）
时钟抖动:同一点上相继的时钟沿随时间的变动。（4分）
二、 埴空（共40分）
电感憫合噪声（2分）电容福合噪声（2分）电源地噪声（2分）
扩散电容（2分）覆盖电容（2分）沟道电容（2分）
全比例缩小（2分）电压恒定按比例缩小（2分）一般化缩小（2分）
动态功耗（2分）短路功耗（2分）静态功耗（2分）
2N （2分）N+1 （2分）N+2 （2分）
同或Fi~.ib^a3 （2 分）异或Fl -.45-^5 （2分）
全定制（2分）半定制（2分）
a （2 分）
三、 分析设计（共40分）
组合逻辑
a. r = U*scD；
b?若以最小尺寸反相器为参考，在该电路中，串联器件尺寸増大两倍，并联 器件尺寸维持不变。如图所示。
C.输入中最后穏定的信号为关铤信号，保证关键信号路径上的晶体管靠近输 岀，可减小延时。如图所示。
时序逻辑
上升沿触发；工作原理：若理想时钟，当CLK=O时，T1导通，T2截止, 数据D通过T1保存到Ch当CLK=1时，T1截止，T2导通，数据D通过II, T2, 12传输到Q。
大于T1的传播延时；4：近似为0; ”切 大于II, T2, 13的总传播延时。
系统时钟
优点I H树时钟分布技术，理,想情况下的时钟偏差为零；缺点I易受工艺 影响，实际几何形态不重要，电气上的对称更重要。
(RC+R15C) +(2RC+2R7C)+ (3RC+3R3C) +(4RCMRC) + (SRC) =57RC
系统模组
关键路径延时：r fcany+5 r
釆用平方根迸位选择加法器。考虑到前级的迸位输岀要经过一个MUX才 到达本级的进位输入，因此在两条信号路径之间相差一个延时时间，故本级的位 数町以比前一级多一位。
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