Verilog-HDL-课程设计报告-四人抢答器电路设计-河海大学.pdf

河海大学计算机与信息学院（常州） 课程设计报告 题 目 四人抢答器电路设计 学 号 1062510130 授课班号 274302 学生姓名 王聪 同组成员 1062510135 张恒 指导教师 奚吉 完成时间 2013.01.04 1 四人抢答器电路设计 摘要 Verilog HDL 课程设计的主要动机是1.培养综合运用知识和独立开展实践创 新的能力；2.通过完成四人抢答器电路设计，使学生不但能够将课堂上学到的理 论知识与实际应用结合起来，而且能够对分析、解决实际的数字电路问题进一步 加深认识，为今后能够独立进行某些数字应用系统的开发设计工作打下一定的基 础；3.通过搭建调试电路，进一步熟悉相关仪器设备的使用；4.通过Verilog 程序 的编写，进一步熟悉Verilog HDL 的语法知识；5.规范化训练学生撰写技术研究 报告，提高书面表达能力。 四人抢答器电路设计的主要问题在于各个模块的正确分配，从而使设计出的 电路更加符合要求。为了使各个模块能够正确分配，在程序开始设计之前，必须 反复推敲本组的设计方案并设计好各个模块的方框图。如果一切都设计好之后， 那么最后的电路会具有抢答第一信号鉴别和锁存功能、主持人清屏功能、30 秒 倒计时功能、蜂鸣器报警功能。 实现四人抢答器的预期功能需要：1.将任务分成若干模块，查阅相关论文资 料，分模块调试和完成任务；2.遇到本组内解决不了的问题，及时和其他小组交 流或询问老师；3.进行模块调试时，根据试验箱上现象的不同及时调整相关程序 的内容。 本次课程设计的实现的重要结果1.完成了实验环境搭建；2.实现了一四人抢 答器，有人抢答成功后，其他人再抢答无效；3.通过蜂鸣器响1 秒来提示抢答成 功，并在数码管上显示抢答者的序号；4.主持人通过按键清除抢答信息，并开始 30 秒的答题倒计时，当倒计时结束时，通过蜂鸣器响 1 秒来提示回答问题时间 到，此时可以开始新一轮的抢答。 当然，本次课程设计还有诸多不足之处，我们已经力求改进以求设计的实用 性及完美性。 关键字：Verilog HDL 方框图 QuartusII 抢答器 1 Abstract The main motivations of the Verilog HDL curriculum design including five aspects. The first of them is cultivating the capabilities of integrated use of knowledge and carrying out practical innovation independently. Secondly, by completing four people Responder circuit design, students can not only apply the theories what they have learned in classes to the practical application, but also deepen the understanding of analyzing and solving the question