sharc系列dsp系统的硬件设计.ppt

数字信号处理方法与实现 SHARC系列DSP系统的硬件设计 电源配置 时钟设计 复位电路设计 片间信号的阻抗匹配 驱动、隔离与电平转换 DSP仿真口设计 DSP与FPGA的配合使用 信号测试及自检功能 PCB板设计 电源配置 SHARC DSP内核电压2.5V/1.8V或更低，片内I/O电压3.3V，片外常规电路有些采用5V供电，系统的硬件设计存在多电压的供电问题。 系统供电顺序直接影响SHARC DSP能否正常引导及工作。 ADSP21160的电源配置 ADSP21160电源配置相对复杂，是硬件设计中必须首要解决的问题。 ADSP21160要求提供两种电源：处理器核电压为+2.5V，I/O口供电电压+3.3V，必须注意供电顺序问题。 ADSP21160工作时的总电流约1A左右，必须考虑供电芯片（如DC-DC）的输出电流能力，并留余地。 在ADSP21160的电源入口处，应提供高质量的滤波网络(如LC网络)，并尽量靠近芯片相关引脚，以减小电源纹波。 ADSP21160的供电顺序 要使ADSP21160正常工作， +2.5V电源必须先于+3.3V电源提供，以确保PLL能够正确复位。否则，DSP将不能可靠地加载。 对整个系统而言，必须保证先给ADSP21160供电，再给其所连接的外部芯片供电。 若外围5V电压先到，会通过外接芯片和DSP的端口分压，在+3.3V电源线上产生+2V左右的电压，将引起ADSP21160的加载错误。 ADSP21160的供电方案 在给单片ADSP21160供电时，由+5V电源通过一个DC-DC芯片（如TPS767D301），先产生+2.5V，再利用+2.5V作为+3.3V的电源输出使能，以确保+2.5V先于+3.3V供电。 ADSP21160的供电方案 在给多片ADSP21160供电时，考虑要求电流大的问题，采用不同的芯片分别产生+2.5V和+3.3V，且+3.3V受控于+2.5V。 为保证ADSP21160先于外围芯片供电，将+5V电源一分为二，其中之一专门为外围芯片供电，并通过继电器，受+3.3V控制。 时钟设计 SHARC系列DSP主频（核工作时钟）不同。 其发展趋势为核工作时钟不断提高，对外接时钟要求基本不变，采用内部PLL电路提高核工作时钟（倍频）。 SHARC系列DSP系统中的时钟设计也是硬件设计的重要环节。 时钟设计中应注意的问题 多处理器系统的多个DSP时钟，应同源（同频同相或相参，由同一晶振或同一外部时钟引入）。 用同一电路的不同门分别并行驱动。 时钟驱动线到各DSP的距离基本一致。 减少信号反射（串接抗反射电阻）。 复位电路设计 SHARC DSP要求在复位信号从低到高之前，时钟必须已稳定（ms级），同时对复位信号的低电平宽度有要求，复位信号上不应有毛刺。 通常采用延迟电路+施密特触发器构成复位电路，以保证DSP上电后正常工作。 也可用看门狗芯片（如MAX706等），进行上电延迟复位，即系统加电后，先延迟一段时间，待电源稳定后才向DSP输出复位信号。 片间信号的阻抗匹配 在SHARC DSP的链路口之间或SHARC DSP与其它芯片之间，当采用较长传输线时，可采用串接电阻来改善传输线（数据或时钟）的阻抗匹配，以消除不匹配所引起的信号反射影响，保证高速传输的可靠性。 串接电阻值的选择 若从SHARC DSP到SHARC DSP，在驱动端串接33?电阻。 50?-17?（SHARC DSP的内阻）=33? TTL电路（如时钟电路）到SHARC DSP，TTL端接40?电阻。 50?-10?（TTL的输出内阻）=40? 若传输线长度大于15㎝，驱动端和目的端均需串接33?电阻。 驱动、隔离与电平转换 在DSP与外围器件（如多片外部存储器）接口时，应考虑其驱动能力。 建议在DSP与负载之间加驱动电路（如245等），一可进行驱动，二可起到隔离的作用，以保护DSP。 高速的光电隔离器可有效避免互相干扰，常用于DSP与其他器件的接口。 对于DSP与外围器件采用不同工作电平时，应加入专门的电平转换电路。 DSP仿真口设计 SHARC 系列DSP都配有IEEE标准的JTAG仿真接口，硬件仿真器可通过它对电路板上的DSP进行测试。 必须将DSP仿真接口引到标准仿真器插座，在该部分电路设计时，应根据说明将相应管脚接固定电平（上拉/下拉）。 JTAG接口可以设计应用于多片DSP系统，用仿真器进行软件调试时，每个DSP都有一个编号，可以分别或同时调试。 仿真口使用应注意的问题 要求装有仿真器的计算机与目标板可靠接地。 不应带电拔插仿真器插头，特别是计算机正处于仿真器调试状态（仿真器工作灯亮）。 电路板断电前，应先退出仿真器软件。 电路板上DSP的电源电压应与仿真器设置一致。 DSP与FPGA