数字逻辑-实验五.doc

《数字逻辑实验》报告五：中规模元件及综合设计

中规模时序元件测试

实验目的：在计数器74LS161芯片上，分别用反馈置数法和清零法构造模10计数器，并进行测试。

原理：

74LS161是四位可预置数二进制加计数器，采用16脚双列直插式封装的中规模集成电路。外形如下图。

RD异步复位输入端；ET、EP计数使能输入端；CP时钟输入端；RCO是进位输出端；VCC电源输入端；GND接地端；A、B、C、D预置数据输入端LD预置端；QA、QB、QC、QD计数值输出端。

在复位端高（RD）电平、预置端（LD）低电平时为同步预置功能，即时钟信号能使输出状态QA、QB、QC、QD等于并行输入预置数A、B、C、D。在复位和预置端都为无效电平时，计数使能端输入使能信号（ET、EP=1）时，74161为模16加法计数功能。而ET、EP=0时，实现状态保持功能。在QA、QB、QC、QD＝1111时，进位输出端RCO=1。

反馈清零法：

74LS161从Q3Q2Q1Q0=0000开始计数，经过M-1个时钟脉冲状态对应二进制数最大，下一个CP后计数器应复位，开始新一轮M计数。复位信号在M个CP时产生，所以复位信号在Q3Q2Q1Q0=1100时，使计数器复位Q3Q2Q1Q0=0000。由状态1100产生的低位电平复位信号可用与非门实现。即/RD=/Q3Q2。

接线图与状态图如图所示

反馈置数法一：通过反馈产生置数信号/LD，将预置的D3D2D1D0数预置到输出端。

预置数D3D2D1D0=0000，应在Q3Q2Q1Q0=1011时预置端变为低电平，故/LD=/Q3Q1Q0

接线图和状态图如图所示

反馈置数法二：预置数D3D2D1D0=0100，进位输出CO作为预置信号/LD，即/LD=/CO。

电路图与时序图如图所示

实验步骤：

用74LS161芯片按照实验指导书中，反馈置零法和反馈置数法的接线图，分别连接芯片引脚；

进行测试。

实验数据：

表11-1反馈置数法

RD

LD

CT

CP

输入脉冲序号

电路状态

等效十进制数

Q3

Q2

Q1

Q0

1

0

1

1

0

0

0

0

0

0

1

0

1

1

1

0

0

0

1

1

1

0

1

1

2

0

0

1

0

2

1

0

1

1

3

0

0

1

1

3

1

0

1

1

4

0

1

0

0

4

1

0

1

1

5

0

1

0

1

5

1

0

1

1

6

0

1

1

0

6

1

0

1

1

7

0

1

1

1

7

1

0

1

1

8

1

0

0

0

8

1

0

1

1

9

1

0

0

1

9

1

0

1

1

10

0

0

0

0

0

实验现象

清零计数器后，每当输入一个时钟脉冲，计数器按照加一规律变化，由0→1→2→...........→9→0..做0到9循环。

体会：

通过这次实验，我又了解到了四位可预置数二进制加计数器74LS161芯片的原理以及各引脚功能，学到了异步复位与预置端的概念。同时也掌握到了用集成计数器构造模计数器的方法。对于反馈清零法和反馈置数法的原理和连线有了一定的理解。

实验过程中的小插曲是在实行反馈置数法构成模十计数器时，应在Q3Q2Q1Q0为1001时预置端变为低电平，但我没有多加注意，使其在1010时才变为低电平，因而出了差错。最后核对状态图和重新细读其原理时才发现问题改正过来。

用中规模元件构建序列发生器

实验目的：在Maxplus中，使用计数器或者寄存器等中规模时序部件，以及数字选择器或译码器等中规模组合逻辑部件，设计一个序列发生器，通过软件模拟后，下载到实验台上测试硬件。

原理：

设计图：

实验步骤：

在MAXPLUS中使用中规模时序部件，以及中规模组合逻辑部件，构成一个可预置序列发生器的逻辑图；

使用模拟工具进行模拟验证，并通过验证；

定义FPGA的IO引脚功能；

下载设计的电路到FPGA;

测试FPGA的功能。

实验数据：

预置输入

输出

CP

Id

D0

D1

D2

D3

D4

D5

D6

D7

Qa

Qb

Qc

Z

QaQbQc

0

1

0

1

1

0

0

1

1

1

0

0

0

0

0

1

0

0

1

1

1

2

0

1

0

1

2

3

0

1

1

0

3

4

1

0

0

0

4

5

1

0

1

1

5

6

1

1

0

1

6

7

1

1

1

1

7

实验现象：

将Id开关置于1，预置D0D1D2D3D4D5D6D7序列分别当第一个CP脉冲来时，QaQbQc计数器输出端从0开始计数，做0到7循环；z输出端以预置端的预置输入变化，即为：0→1→1→0→0→1→1→1→0.....

体会：

本次实验是最后一次实验，故综合了之前所有掌握的知识，考验我们几次课程以来修炼的结果。要求我们需要对之前所遇到过的计数器、寄