常用的基本电路模块的建模与设计.ppt

表3-2全加器的逻辑功能真值表2.程序设计libraryieee;useieee.std_logic_1164.all;entityh_adderisport(a,b:instd_logic;so,co:outstd_logic);――定义半加器实体的输入、输出端口endh_adder;architecturebhofh_adderisbeginso<=axorb;――“异或”运算co<=aandb;――“与”运算endbh;libraryieee;useieee.std_logic_1164.all;entityor1isport(a,b:instd_logic;c:outstd_logic);――定义或门的输入、输出端口endentityor1;architectureoneofor1isbeginc<=aorb;――“或”运算endarchitectureone;libraryieee;useieee.std_logic_1164.all;entityf_adderisport(ain,bin,cin:instd_logic;cout,sum:outstd_logic);――定义全加器的输入输出端口endentityf_adder;architecturehhoff_adderiscomponenth_adder――调用库元件“半加器”port(a,b:instd_logic;so,co:outstd_logic);endcomponenth_adder;componentor1――调用库元件“或门”port(a,b:instd_logic;c:outstd_logic);endcomponent;signalx,y,z:std_logic;――信号赋值语句beginw1:h_adderportmap(a=>ain,b=>bin,co=>x,so=>y);――例化w2:h_adderportmap(a=>cin,b=>y,co=>z,so=>sum);――例化w3:or1portmap(a=>x,b=>z,c=>cout);――例化endarchitecturehh;?３.波形仿真全加器的波形仿真如图3-27所示。图3-27全加器的波形仿真图3.5乘法器的VHDL设计3.5.1乘法器的建模1.乘法原理在数字信号处理中经常需要进行乘法运算。本节将以两个二进制正数的乘法器，进行建模和VHDL程序设计。一般地，设两个n位二进制正数X和Y：?（3-13）即（3-14）则X和Y的乘积Z有2n位：将X和Y的表达式代入Z，可得：（3-15）其中，称为部分积。显然，两个一位二进制数相乘遵守以下规则：[例3-1]两个四位二进制数X和Y相乘2.VHDL建模从上面的举例可知，根据二进制加法原理，若Y0X1=“1”，Y1X0=“1”，则Z1=“0”，并向高位进位，此时应有，依次类推。[例3-2]总结该例，得到这样的结论，即从乘数的最低位开始，若为“1”，则被乘数左移后与上一次的和进行二进制相加；若乘数为“0”，则被乘数左移后，以全零相加，直至乘数的最高位。VHDL建模思路：以时序逻辑方式设计乘法器。下面将以两个四位二进制正数的乘法器为例进行VHDL建模和设计。首先，确定一个时钟信号“clk”和一个起始信号“load”,在乘法器工作前，“load”为高电平，并将所控制的计数器清零。当“load”=“0”,且“clk”的上升沿到来时，整个乘法器开始工作，同时开始对时钟周期进行计数。当计数器的计数值达到4时，表示乘法运算完毕。依据上面介绍的乘法原理，对乘数从低位向高位送入移存器，若输出位为“1”，则控制被乘数左乘，并与四位二进制加法器中的上一次的和进行相加；若乘数寄存器的输出位为“0”，则控制被乘数左乘，并送四位全零与加法器中的上一次的和相加。依此往复，直至4个时钟后，乘法运算过程结束，此时，乘积寄存器输出的值则为最后的乘积。其框图模型如图3-28所示。图3-284位二进制数乘法器的电路模型3.5.2乘法器的程序设计1.计数模块：功能是当“load”=“1”时，计数器清零；当“load