四位全加器的VHDLVerilogHDL实现.docx

加法器的分类（一）半加器能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。或：只考虑两个一位二进制数的相加，而不考虑来自低位进 加法器的分类 （一）半加器 能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。或：只考虑两个一位二进制数的相加，而不考虑来自低位进位数的运算电路，称为半加器。图1为半加器的方框图。图2为半加器原理图。其中：A、B 分别为被加数与加数，作为电路的输入端；S 为两数相加产生的本位和，它和两数相加产生的向高位的进位 C 一起作 为电路的输出。 根据二进制数相加的原则，得到半加器的真值表如表1所列。 信号输入 信号输出 A B S C 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1 表1 半加器的真值表 表1 半加器的真值表 由真值表可分别写出和数 S，进位数 C 的逻辑函数表达式为： （1） C=AB （2） 由此可见，式(1)是一个异或逻辑关系，可用一个异或门来实现；式(2)可用 一个与门实现。仿真结果如图3所示： 图3 半加器仿真图 1 信号输入端信号输出端A 信号输入端 信号输出端 A i B i C i S i C i （二）全加器 除本位两个数相加外，还要加上从低位来的进位数，称为全加器。图4为全 除本位两个数相加外，还要加上从低位来的进位数，称为全加器。图4为全 加器的方框图。图5全加器原理图。被加数 A 、加数 B 从低位向本位进位 C i i 作 i-1 为电路的输入，全加和 S 与向高位的进位 C 作为电路的输出。能实现全加运算 i i 功能的电路称为全加电路。全加器的逻辑功能真值表如表2中所列。 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1 表2 全加器逻辑功能真值表 表2 全加器逻辑功能真值表 多位全加器连接可以是逐位进位，也可以是超前进位。逐位进位也称串行进位，其 多位全加器连接可以是逐位进位，也可以是超前进位。逐位进位也称串行进 位，其逻辑电路简单，但速度也较低。 五、加法器的 VHDL 实现 （一） 半 加 器 VHDL 语言描述语句为： so<=a xor b； co<=a and b 程序设计: library ieee; 2 use ieee.std_logic_1164.all; entity h_adder is port (a,b:in std_logic; so,co:out std_logic); ――定义输入、输出端口 end h_adder; architecture begin so<=a xor b; bh of h_adder is ――“异或”运算 co<=a and b; end bh; ――“与”运算 （二） 全加器 1位全加器可由两个半加器组成，在半加器的基础上，采用元件调用和例化语句， 将件连接起来，而实现全加器的 VHDL 编程和整体功能。全加器包含了两个半加器和一个或门。在此基础上可设计出四位全加器。 六、四位全加器 四位全加器 VHDL 程序代码如下： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity add4 is port(cin:in std_logic; a,b:in std_logic_vector(3 downto 0); s:out std_logic_vector(3 downto 0); cout:out std_logic); end add4; 3 architecture beh of add4 is signal sint:std_logic_vector(4 downto 0); signal aa,bb:std_logic_vector(4 downto 0); begin aa<='0' & a(3 downto 0); --4 位加数矢量扩为 5 位，提供进位 空间 bb<='0' & b(3 downto 0); sint<=aa+bb+cin; s(3 downto 0)<=sint(3 downto 0); cout<=sint(4); end beh; 四位全加器 VerilogHDL 程序代码如下： module add(A,B,CI,CO,S); parameter N=4; input [N:1] A,B; input CI; output CO; output [N:1] S; assign {CO,S}=A+B+CI; endmodule 4