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本科实验报告 实验名称： 数字集成电路实验 课程名称： 数字集成电路设计 实验时间： 任课教师： 实验地点： 实验教师： 实验类型： □ 原理验证 █ 综合设计 □ 自主创新 学生姓名： 学号/班级： 组 号： 学 院： 信息与电子学院 同组搭档： 无 专 业： 成 绩： 实验1门级电路的设计仿真 一、实验内容 在CMOS工艺下，利用Virtuoso工具设计非门、两输入、四输入的与非门和或非门，并对其性能进行仿真和分析。 二、实验目的 深入理解与非门、或非门、非门特性，掌握与非门、或非门、非门的设计方法和性能分析方法。 三、实验要求 设计符合下列要求的反相器，两输入的与非门、或非门，四输入的与非门和或非门。 技术指标要求：负载电容为5pF，信号高电平为VDD（1.8V），低电平为GND（0V）。 输入信号的上升时间、下降时间均为200ps，门电路时延1ns。 四、实验结果 1.两输入与非门 1.1两输入与非门的电路图 1.2MOS管子参数表 PM0 PM1 NM0 NM1 w 100u 100u 100u 100u l 180n 180n 180n 180n 1.3仿真结果及延时 1.4改变nmos管和pmos管宽度的扫描仿真 简单的设PMOS和NMOS的宽度为l，在不改变MOS管沟道长度的情况下，对MOS管的宽度进行扫描。参数l从1u到100u，步进频率为5u进行扫描，并对扫描出的宽度和延迟的曲线进行分析。其中，延迟曲线来源于上1.3仿真中的t1-1、t1-2。 1.4.1扫描仿真结果 1.4.2扫描结果分析 从上图1中可以看出，随着管子宽度的增加，与非门的延时在减少。这是因为增加管子的尺寸可以增加管子的驱动能力，减小开启电阻，而逻辑门的延时与开启电阻一般是成正比的，所以可以通过增加管子尺寸来减小延时。但是这样做也会使逻辑门本身的电容增大，增加上一级的负载，而且本身电容增加，会使输入信号与输出信号产生耦合效应，影响输出电压。 从上图2延迟曲线，可以看出，同样的管子宽度，t1-1比t1-2的延迟大。故对t1-1取点，使其延迟恰好等于要求的最大延迟1ns，可读出此时的管子宽度为14.15u。可近似得出结论，管子宽度大于15u时，可保证延迟小于1ns。 2.两输入或非门 2.1两输入或非门的电路图 2.2MOS管子参数表 PM0 PM1 NM0 NM1 W 100u 100u 100u 100u L 180n 180n 180n 180n 2.3仿真结果及延时 2.4改变nmos管和pmos管宽度的扫描仿真 简单的设PMOS和NMOS的宽度为l，在不改变MOS管沟道长度的情况下，对MOS管的宽度进行扫描。参数l从1u到100u，步进频率为5u进行扫描，并对扫描出的宽度和延迟的曲线进行分析。其中，延迟曲线来源于上2.3仿真中的t2-1、t2-2。 2.4.1扫描仿真结果 2.4.2扫描结果分析 管子宽度对门电路延迟的影响跟二输入与非门大致相同，即宽长比越大，延迟越小。但从图1还可以看出，MOS管的宽度变化，对输出波形上升沿的影响较大，对于输出的下降沿影响要小许多。 从上图2延迟曲线，可以看出， t2-1和t2-2的延迟相近。故对t2-2取点，使其延迟恰好等于要求的最大延迟1ns，可读出此时的管子宽度为17.5u。可近似得出结论，管子宽度大于17.5u时，可保证延迟小于1ns。 3.四输入或非门 3.1四输入或非门的电路图 3.2四输入或非门MOS管参数 PM0 PM1 PM2 PM3 w 100u 100u 100u 100u l 180n 180n 180n 180n NM0 NM1 NM2 NM3 w 100u 100u 100u 100u l 180n 180n 180n 180n 3.3仿真结果和延时 3.4延迟结果分析 由于四输入与非门的四个输入端造成的延时不同，但最大延时要么出现在离输出最近的端口，要么出现在离输出最远的端口，所以t3-1输入与t3-4输入都符合要求，则延时符合实验要求。t3-4的延迟明显大于其他三个输入端口的延迟。 4四输入与非门 4.1四输入与非门的电路图 4.2MOS管子参数 　 PM0 PM1 PM2 PM3 w 100u 100u 100u 100u l 180n 180n 180n 180n 　 NM0 NM1 NM2 NM3 w 100u 100u 100u 100u l 180n 180n 180n 180n 4.3仿真结果和延时 4.4延迟结果分析 由于四输入与非门的四个输入端造成的延时不同，但最大延时要么出现在离输出最近的端口，要么出现在离输出最远的端口，所以t4-1输入与t4-4输入都符合要求，则延时符合实验要求。 五、讨论 改