存储器和高速缓存技术.ppt

2. 内存的分区结构 （3）扩充内存区 利用内存扩充卡来扩大内存空间，现已不使用。 （4）扩展内存区 指1MB以上但不是通过内存扩充卡映射来获得的内存空间。从100000H开始，32位地址线的可达4GB，36位地址线高达64GB。 第六十二页，共九十八页，2022年，8月28日 4.3 高速缓冲技术 4.3.1 Cache概述 一、 问题的提出 微机系统中的内部存储器通常采用动态RAM构成，具有价格低，容量大的特点，但由于动态RAM采用MOS管电容的充放电原理来表示与存储信息，其存取速度相对于CPU的信息处理速度来说较低。这就导致了两者速度的不匹配，也就是说，慢速的存储器限制了高速CPU的性能，影响了微机系统的运行速度，并限制了计算机性能的进一步发挥和提高。高速缓冲存储器就是在这种情况下产生的。 第六十三页，共九十八页，2022年，8月28日 二、 存储器访问的局部性 微机系统进行信息处理的过程就是执行程序的过程，这时，CPU需要频繁地与内存进行数据交换，包括取指令代码及数据的读写操作。通过对大量典型程序的运行情况分析结果表明，在一个较短的时间内，取指令代码的操作往往集中在存储器逻辑地址空间的很小范围内（因为在多数情况下，指令是顺序执行的，因此指令代码地址的分布就是连续的，再加上循环程序段和子程序段都需要重复执行多次，因此对这些局部存储单元的访问就自然具有时间上集中分布的倾向）；数据读写操作的这种集中性倾向虽不如取指令代码那么明显，但对数组的存储和访问以及工作单元的选择也可以使存储器单元相对集中。这种对局部范围的存储器单元的防问比较频繁，而对此范围以外的存储单元访问相对甚少的现象，称为程序访问的局部性。 4.3.1 Cache概述 第六十四页，共九十八页，2022年，8月28日 三、 Cache-主存存储结构及其实现 为了解决存储器系统的容量、存取速度及单位成本之间的矛盾，可以采用Cache-主存存储结构，即在主存和CPU之间设置高速缓冲存储器Cache，把正在执行的指令代码单元附近的一部分指令代码或数据从主存装入Cache中，供CPU在一段时间内使用，由于存储器访问的局部性，在一定容量Cache的条件下，我们可以做到使CPU大部分取指令代码及进行数据读写的操作都只要通过访问Cache，而不是访问主存而实现。 4.3.1 Cache概述 第六十五页，共九十八页，2022年，8月28日 优点： Cache的读写速度几乎能够与CPU进行匹配，所以微机系统的存取速度可以大大提高； Cache的容量相对主存来说并不是太大，所以整个存储器系统的成本并没有上升很多。 采用了Cache-主存存储结构以后，整个存储器系统的容量及单位成本能够主存相当，而存取速度可以与Cache的读写速度相当，这就很好地解决了存储器系统的上述三个方面性能之间的矛盾。 4.3.1 Cache概述 第六十六页，共九十八页，2022年，8月28日 图4.14 Cache系统的框图 CPU 高速缓存 (Cache) 高速缓存 控制器 主存 DRAM 高速缓存系统 第六十七页，共九十八页，2022年，8月28日 三、 Cache-主存存储结构及其实现 一个Cache系统包含三个部分： Cache模块，既CPU和较慢速主存之间的SRAM； 主存，即较慢速DRAM； Cache控制器，用来对Cache系统进行控制。 第六十八页，共九十八页，2022年，8月28日 图4.15 Cache存储系统基本结构 第六十九页，共九十八页，2022年，8月28日 1/4I/O门电路：由行、列地址信号的最高位控制，能从相应的4个存储矩阵中选择一个进行输入／输出操作； 行、列时钟缓冲器：用以协调行、列地址的选通信号； 写允许时钟缓冲器：用以控制芯片的数据传送方向； 128读出放大器：与4个128×128存储阵列相对应，共有4个128读出放大器，它们能接收由行地址选通的4×128个存储单元的信息，经放大后，再写回原存储单元，是实现刷新操作的重要部分； 1/128行、列译码器： 分别用来接收7位的行、列地址，经译码后，从128×128个存储单元中选择一个确定的存储单元，以便对其进行读/写操作。 Intel 2164A的内部结构（续） 第三十页，共九十八页，2022年，8月28日 Intel 2164A的外部结构 Intel 2164A是具有16个引脚的双列直插式集成电路芯片，其引脚安排如图4-6所示。 ?A0~A7：地址信号的输入引脚，用来分时接收CPU送来的8位行、列地址； ?RAS ：行地址选通信号输入引脚，低电平有效，兼作芯片选择信号。当RAS为低电平时，表明芯片当前接收的是行地址； ?C