多层次的存储器.ppt

1、双端口存储器的逻辑结构 双端口存储器由于同一个存储器具有两组相互独立的读写控制电路而得名。由于进行并行的独立操作，因而是一种高速工作的存储器，在科研和工程中非常有用。 举例说明，双端口存储器IDT7133的逻辑框图 。如下页图。 第六十二页，共一百一十九页，2022年，8月28日 第六十三页，共一百一十九页，2022年，8月28日 左端口读/写 右端口读/写 双端口存储器简单示例 第六十四页，共一百一十九页，2022年，8月28日 2、无冲突读写控制 当两个端口的地址不相同时，在两个端口上进行读写操作，一定不会发生冲突。当任一端口被选中驱动时，就可对整个存储器进行存取，每一个端口都有自己的片选控制(CE)和输出驱动控制(OE)。读操作时，端口的OE(低电平有效)打开输出驱动器，由存储矩阵读出的数据就出现在I/O线上。 第六十五页，共一百一十九页，2022年，8月28日 表3.4 无冲突读写控制 第六十六页，共一百一十九页，2022年，8月28日 3、有冲突读写控制 当两个端口同时存取存储器同一存储单元时，便发生读写冲突。为解决此问题，特设置了BUSY标志。在这种情况下，片上的判断逻辑可以决定对哪个端口优先进行读写操作，而对另一个被延迟的端口置BUSY标志(BUSY变为低电平)，即暂时关闭此端口。 第六十七页，共一百一十九页，2022年，8月28日 有冲突读写控制判断方法 (1)如果地址匹配且在CE之前有效，片上的控 制逻辑在CEL和CER之间进行判断来选择端 口(CE判断)。 (2)如果CE在地址匹配之前变低，片上的控制逻辑在左、右地址间进行判断来选择端口(地址有效判断)。 无论采用哪种判断方式，延迟端口的BUSY标志都将置位而关闭此端口，而当允许存取的端口完成操作时，延迟端口BUSY标志才进行复位而打开此端口。 第六十八页，共一百一十九页，2022年，8月28日 表3.5 左、右端口读写操作的功能判断 第六十九页，共一百一十九页，2022年，8月28日 第七十页，共一百一十九页，2022年，8月28日 第七十一页，共一百一十九页，2022年，8月28日 1、存储器的模块化组织　　一个由若干个模块组成的主存储器是线性编址的。这些地址在各模块中如何安排，有两种方式： 一种是顺序方式，一种是交叉方式 第七十二页，共一百一十九页，2022年，8月28日 图3.26 存储器模块的两种组织方式 第七十三页，共一百一十九页，2022年，8月28日 第七十四页，共一百一十九页，2022年，8月28日 第七十五页，共一百一十九页，2022年，8月28日 2、多模块交叉存储器的基本结构 下图为四模块交叉存储器结构框图。主存被分成4个相互独立、容量相同的模块M0，M1，M2，M3，每个模块都有自己的读写控制电路、地址寄存器和数据寄存器，各自以等同的方式与CPU传送信息。在理想情况下，如果程序段或数据块都是连续地在主存中存取，那么将大大提高主存的访问速度。 第七十六页，共一百一十九页，2022年，8月28日 第七十七页，共一百一十九页，2022年，8月28日 第七十八页，共一百一十九页，2022年，8月28日 单位时间里，存储器所存取的信息量， 以位/秒或字节/秒为单位。 第七十九页，共一百一十九页，2022年，8月28日 第八十页，共一百一十九页，2022年，8月28日 图3.30 无等待状态成块存取示意图 由于采用m=2的交错存取度的成块传送， 两个连续地址字的读取之间不必插入等待状态。 第八十一页，共一百一十九页，2022年，8月28日 第八十二页，共一百一十九页，2022年，8月28日 图3.31 CPU与存储器系统的关系 第八十三页，共一百一十九页，2022年，8月28日 第八十四页，共一百一十九页，2022年，8月28日 1、读/写周期 读周期、写周期的定义是从行选通信号RAS下降沿开始，到下一个RAS信号的下降沿为止的时间，也就是连续两个读周期的时间间隔。通常为控制方便，读周期和写周期时间相等。 第三十页，共一百一十九页，2022年，8月28日 第三十一页，共一百一十九页，2022年，8月28日 第三十二页，共一百一十九页，2022年，8月28日 2、刷新周期 刷新周期：DRAM存储位元是基于电容器上的电荷量存储，这个电荷量随着时间和温度而减少，因此必须定期地刷新，以保持它们原来记忆的正确信息。 刷新操作有两种刷新方式： 集中式刷新:DRAM的所有行在每一个刷新周期中都被刷新。 分散式刷新:每一行的刷新插入到正常的读/写周期之中。 第三十三