《数电-第六章时序逻辑电路》.ppt

第六章 时序逻辑电路 本章主要内容 6.1 概述 特点： 可以用三个方程组来描述 6.1 概述 6.1 概述 例6.1 串行加法器电路如图6.1.2所示，写出其输出方程、驱动方程和状态方程 三、时序逻辑电路的分类： 在穆尔型时序逻辑电路中，输出信号仅仅取决于存储电路的状态，故穆尔型电路只是米利型电路的特例而已，可表述为 6.2.时序逻辑电路的分析方法 2.把得到的驱动方程代入相应触发器的特性方程中，就可以得到每个触发器的状态方程，由这些状态方程得到整个时序逻辑电路的方程组； 例6.2.1 试分析图6.2.1所示的时序逻辑电路的逻辑功能，写出它的驱动方程、状态方程和输出方程，写出电路的状态转换表，画出状态转换图和时序图。 （2) 状态方程： 6.2.2时序逻辑电路的状态转换表、状态转换图、状态机流程图和时序图 一、状态转换表： 设初态Q3Q2Q1=000，由状态方程可得： 二、状态转换图： 三、时序图： 例6.2.2 分析图6.2.4所示的时序逻辑电路的功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图。 （2） 状态方程 (4）状态转换表： 可以合成一个状态转换表为： 故此电路为有输入控制的逻辑电路，为可控计数器，A＝0为加法计数器，A＝1为减法计数器。 *6.2.3 异步时序逻辑电路的分析方法 解：（1） 驱动方程： （2）JK的特性方程为 (3)输出方程： (5) 状态转换表 (6)状态转换图 （7) 时序图： 6.3 若干常用的时序逻辑电路 一 、寄存器（数码寄存器） 74HC175为由CMOS边沿触发器构成的4位寄存器，其逻辑电路如图6.3.2所示。 二 、移位寄存器 因为触发器由传输延迟时间tpd，所以在CLK↑到达时，各触发器按前一级触发器原来的状态翻转。 其状态表为 其波形图为 2.由JK触发器构成的移位寄存器 3. 双向移位寄存器74LS194A： 其中： (2)扩展：由两片74LS194A构成8位双向移位寄存器，如图6.3.6 所示 例6.3.1试分析图6.3.7所示电路的分频系数为多少。输出端为箭头所示。 6.3.2 计数器 一 、同步计数器 图6.3.8为4位同步二进制计数器的逻辑电路。每个触发器都是联成T 触发器。 b. 状态方程： d. 状态转换表： e.状态转换图： f.时序图： g.逻辑功能: *中规模集成的4位同步二进制计数器74161(74LS161): (2)减法计数器： 电路和状态表如图6.3.10所示每个触发器都是联成T 触发器。 (3)可逆计数器－74LS191 其中：LD?－异步置数端；S ?－计数控制端 U ?/ D－加减计数控制端； C / B－进位/借位输出端 D0 ～ D3－预置数输入端； Q0 ～ Q3－计数输出端 注： b.双时钟方式 2. 同步十进制计数器： 其电路如图6.3.13所示。 b. 状态方程和转换图为： *中规模集成同步十进制计数器74160 (74LS160 ): ②减法计数器 其逻辑电路如图6.3.15所示 状态转化图为： ③十进制可逆计数器74LS190： 二 、异步计数器 图6.3.17是由JK触发器构成的异步3位二进制加法计数器的逻辑电路。波形如图所示 ②异步二进制减法计数器 图6.3.18是由JK触发器构成的异步3位二进制加法计数器的逻辑电路。波形如图所示 2. 异步十进制计数器 由JK触发器构成的异步十进制计数器,其逻辑电路如图6.3.19所示，其状态表及时序图与同步十进制计数器相同。 *二－五－十进制异步计数器74LS290: 其逻辑符号及功能表如图6.3.21所示 三、任意进制计数器的构成方法 1. M<N的情况 a. 置零法： 例6.3.2 利用置零法将十进制的74160接成六进制计数器。 其接线图如图6.3.22所示，波形如图6.3.23所示 例6.3.3 如图6.3.24所示逻辑电路是由74161构成的计数器，试分析为几进制计数器？画出状态表、状态转换图和时序图。 状态转换图： 例6.3.4 试用置零法由74LS161构成12 进制计数器，画出时序图。 可实现的电路为如图6.3.26（a）所示，其时序图为（b）所示 注：由于清零信号随着计数器被清零而立即消失，其持续的时间很短，有时触发器可能来不及动作（复位），清零信号已经过时，导致电路误动作，故置零法的电路工作可靠性低。为了改善电路的性能，在清零信号产生端和清零信号输入端之间接一基本RS触发器，如图6.3.27所示。 b. 置数法： 注：同步置零法的初态一定是S0，而置数法的初态可以使任何一个状态，只要跳过M－N个状态即可 例6.3.5 图6.3.28所示电路是可变计数器。试分析当控