数字系统设计教学资料-第三章+组合逻辑电路m1new.pptVIP

第三章 组合逻辑电路 行为级描述 主讲人：姜小波;34/szxt/;本章目录 概述 数据流描述 行为级描述 基本逻辑门电路的设计;组合逻辑电路——概述;组合逻辑电路——概述;组合逻辑电路——概述;组合逻辑电路——概述;组合逻辑电路——概述;组合逻辑电路——概述;ECE 448 – FPGA and ASIC Design with VHDL;VHDL 设计风格（Design Styles）;可综合的 VHDL;寄存器传输级(RTL) 设计描述;数据流 VHDL;数据流 VHDL;数据流 VHDL: 例子;数据流 VHDL: 例子 (1);数据流 VHDL: 例子 (2);逻辑操作; 需要实现: y = ab + cd 不正确 y <= a and b or c and d ; 等价于 y <= ((a and b) or c) and d ; 等价于 y = (ab + c)d 正确 y <= (a and b) or (c and d) ;;*;*;数据流 VHDL;条件并行信号赋值;通常实现的电路结构;*;*;*;*;*;*;*;*;操作; 比较 a = bc 不正确 … when a = b and c else … 等价于 … when (a = b) and c else … 正确 … when a = (b and c) else … ;VHDL 操作;数据流 VHDL;选择并行信号赋值;通常实现的电路结构;选择_k 的允许格式;选择_k 的允许格式- 例子 ;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;;MLU Block 原理图;MLU: Entity 申明;MLU: Architecture 定义;MLU - Architecture 主体;ECE 448 – FPGA and ASIC Design with VHDL;ECE 448 – FPGA and ASIC Design with VHDL;信号;拼接线和总线;分割总线;ECE 448 – FPGA and ASIC Design with VHDL;固定移位 VHDL操作;固定的旋转操作;ECE 448 – FPGA and ASIC Design with VHDL;(b) Equivalent circuit;Tri-state Buffer – example (1);Tri-state Buffer – example (2);ECE 448 – FPGA and ASIC Design with VHDL;2-to-1 Multiplexer; 2-to-1 Multiplexer VHDL 代码;两个multiplexers的串联;两个 multiplexers串联VHDL 代码 ;;4-to-1 Multiplexer的VHDL;ECE 448 – FPGA and ASIC Design with VHDL;2-to-4 Decoder;2-to-4 Decoder的VHDL;ECE 448 – FPGA and ASIC Design with VHDL;优先编码器;优先编码器的VHDL