Verilog-全加器上机实验报告.docxVIP

西安邮电擘院

基于Verilog的HDL设计基础

实验报告

通信与信息工程学院

通信工程专业名称：

通信工程

2010年11月24日

实验题目全加器

一、实验内容

对一位二进制全加器的设计与验证；再对其进行综合生成网表文件；然后进行后仿真。

二、技术规范

1、输入引脚：a,b,c_in；输出引脚：sum,c_outo

2、功能：这是一位二进制全加器。a,b为输入的两个二进制加数，c_in为低位向本位的借位，sum为全加和，c_out为本位向高位的进位。

三、实验步骤

1、在modulesim软件中进行两个一位二进制数的全加器的设计与验证，直到运行结果全部正确；

2、在Quartus软件中对刚刚完成的计数器进行综合，生成网表文件；

3、在modulesim软件中对计数器进行进行后仿真。

四、源代码

.设计模块：.

moduleCount4(sum,c_out,a,b,c_in);

output[3:0]sum;

outputc_out;

input[3:0]a,b;

inputc_in;

wirecl,c2,c3;

CountCaO(sum[0],cl,a[0],b[0],c_in);

CountCal(sum[l],c2,a[l],b[l],cl);

CountCa2(sum[2],c3,a[2],b[2],c2);

CountCa3(sum[3],c_out,a[3],b[3],c3);Endmodule

moduleCount(sum,c_out,a,b,c_in);

outputsum,c_out;

inputa,b,c_in;

wiresi,cl,c2;

xor(si,a,b);

and(cl,a,b);

xor(sum,si,c_in);

and(c2,si,c_in);

xor(c_out,c2,cl);

endmodule

.激励模块：

modulejili;

reg[3:0]A,B;

regC_IN;

wire[3:0]SUM;

wireCOUT;

Count4CT_4(SUM,C_OUT,A,B,C_IN);

initial

begin

$monitor($time,，zA=%b,B=%b,C_IN=%b,-—C_OUT=%b,SUM二%b\n〃，A,B,C_IN,C_OUT,SUM);endinitial

begin

A二4dO;B=4dO;C_IN=rbO;

5A=4d3;B=4d4;

5A=4d2;B=4d5;

5A=4d9;B=4d9;

5A=4dlO;B=4dl5;

5A二4dlO;B=4d5;C_IN=lbl;

end

endmodule

五、仿真结果及分析

i/SIM3run

0A=0000,B=0000zCJN=0,…C_0UT=0zSUM=0000

5A=05LB=0100.CJN=0Z-C_0UT=05UM=0111

10A=0010zB=0101XJN=0--C_0UT=0zSUM=0111

15A=1OOLB=1001.CJN=0--C_OUT=LSUM=00102aA=1010zB=1111ZCJN=0z-c_0UT=1ZSUM=100125A=1010,B=010LCIN=1Z-COUT=LSUM=OOQO

MModelSimSEPLUS6.1f

FileEditViewFormatCompileSimulateAddToolsWindowHelp

口百猫与：甚电鼠M2七i拗笨嗯与窿/ISfIOI100nsi]ElEtEH眄小公盟蟹Contains:[

+,一±+一十一+一打+}±?jj_? j胤Library福sim刑

+,一±+一十一+一打+}±?

jj_?

j胤Library福sim刑

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workvital2000ieeemodelsim_libstdstd_developersksynopsysverilog

2?]iiliv|jjCount,v|JJCount4.v|回wave|

O■)

/jili/A

1010

/jili/B

0101

/

/jili/C_IN

1

/jili/SUM

0000

St1

111wave-default

(0000 1

[0011I

[0010