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CPLD技术及应用*第3章VHDL入门EDA技术与VHDL
(第二版)习题解答process(s0,s1,a,b,c,d)beginifs0=0ands1=0theny=a;elsifs0=1ands1=0theny=b;elsifs0=0ands1=1theny=c;elsey=d;endif;endprocess;用IF_THEN语句：architecturehdlarchofmux41issignalstmp:std_logic_vector(1downto0);Beginstmp=s1s0;process(s0,s1,a,b,c,d)begincasestmpiswhen00=y=a;when01=y=b;when10=y=c;whenothers=y=d;endcase;endprocess;使用CASE语句：3-3.图3-18所示的是双2选1多路选择器构成的电路MUXK，对于其中MUX21A，当s=0和1时，分别有y=a和y=b。试在一个结构体中用两个进程来表达此电路，每个进程中用CASE语句描述一个2选1多路选择器MUX21A。图3-18双2选1多路选择器参考答案Libraryieee;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYVOTEISPORT(a1,a2,a3,s0,s1:INSTD_LOGIC;?outy:?out?std_logic);ENDVOTE;architecturehdlarchofMUXKissignaltmp:std_logic;beginprocess(s0,a2,a3)beginifs0=0thentmp=a2;elsetmp=a3;endif;endprocess;process(s1,a1,tmp)beginifs1=0thenouty=a1;elseouty=tmp;endif;endprocess;endhdlarch;3-4.给出1位全减器的VHDL描述。要求：(1)首先设计1位半减器，然后用例化语句将它们连接起来，图3-20中h_suber是半减器，diff是输出差，s_out是借位输出，sub_in是借位输入。(2)以1位全减器为基本硬件，构成串行借位的8位减法器，要求用例化语句来完成此项设计(减法运算是x–y-sun_in=diffr)。图3-321位全减器t0t1t2libraryieee;useieee.std_logic_1164.all;entityh_suberisport(x,y:instd_logic;diff,s_out:outstd_logic);endentity;architecturehdlarchofh_suberisbeginprocess(x,y)begindiff=xxory;s_out=(notx)andy;endprocess;endhdlarch;1位半减器：LIBRARYieee;USEieee.std_logic_1164.all;ENTITYsuberIS--1位全减器port(x,y:INSTD_LOGIC;sub_in:INSTD_LOGIC;diffr:OUTSTD_LOGIC;sub_out:OUTSTD_LOGIC);ENDsuber;ARCHITECTUREscharchOFsuberIScomponenth_suberPORT(x,y:INSTD_LOGIC;diff,s_out:OUTSTD_LOGIC)
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