CMOS模拟集成电路版图设计：基础、方法与验证 PPT课件 第十章 Calibre LVS常见错误解析.ppt

Calibre LVS常见错误解析 提纲 LVS错误对话框（RVE对话框） 误连接 短路 断路 违反工艺原理 漏标 元件参数错误 LVS错误对话框（RVE对话框） 概述 Calibre LVS中的很多错误提示都是基于标准的LVS验证规则，提示的错误点较为生硬。且当设计规模增大时，许多错误都是由一个主要错误附带产生的。 在LVS中，常见的错误类型分为误连接、短路、断路、违反工艺原理、漏标、元件参数错误等。各类错误的本质也并不相同。 RVE对话框 当设计者完成LVS验证之后，电路图和版图中的不一致错误都会出现在LVS错误对话框（RVE对话框）中。在左侧的导航栏（Navigator）分别加载了LVS结果（Results）、电气规则检查（ERC）、LVS文本报告（Reports）、规则文件（Rules）、视图信息（View）和设置（Setup）。 导航栏子选项说明（1） 导航栏子选项说明（2） 导航栏子选项说明（3） Results中的Comparison Results （1） 在每次LVS检查后弹出的RVE窗口中，单击导航栏中的“沮丧” 表情，就可以在右侧信息栏上侧查看本次LVS检查的cell名称、错误个数、连线数目、器件数目以及端口数目，下侧是详细的LVS报告。图中LVS检查的cell为latch，总共出现了6个错误。 Results中的Comparison Results （2） 单击cell名称前的“加号”，可以展开具体的错误信息。从图中可以看到错误信息分为两部分，一部分为“Discrepancies”，一部分为“Detailed Instance Info”。 Results中的Comparison Results （3） Results中的Comparison Results （4） 同样展开“Incorrect Nets”，从下侧的信息栏中获取错误信息。选择子错误“Discrepancy #1”，下侧信息栏左侧“LAYOUT NAME”列中显示的是版图中提取的信息，右侧“SOURCE NAME”列中显示的电路图提取的信息。 Results中的Comparison Results （5） 展开“Incorrect Instances”，再选择“Discrepancy #4”子错误，可以在下侧信息栏中看到在版图中存在一个X27/M0的模型名为P18的PMOS晶体管，而在电路图中却没有这个晶体管。 Results中的Comparison Results （6） 从“Discrepancies”中虽然我们可以读出很详细的错误信息，但在实际中许多错误信息都是指向一个错误。换句话说，也就是可能一个简单的错误，产生了其他附加的错误。所以这时候，通过查看“Detailed Instance Info”中的信息，更有助于我们快速的修正这些错误。 ERC中的ERC Results （1） ERC错误在版图中一般体现为电位连接错误。典型情况是，NMOS的衬底连接到电源上，或是PMOS的衬底连接到地电位上。 ERC中的ERC Results （2） 同时，在ERC选项中，还会增加一系列软错误“Softchk Database”。展开“Softchk Database”可以看到相应的错误信息。只要修正了相应错误，这些软错误也会得到修正。 误连接（1） 误连接是版图绘制过程中最容易出现的一类错误。在没有使用schematic-driven技术时，凭人工对照电路图来绘制版图，经常会将一些连线和端口连接到错误的走线上。 最为常见的一种情况是，不同端口进行金属走线时，忽略了换金属层，而出现连接错误的情况。 误连接（2） 错误交叉点如左图所示，纵向二层金属线与横向二层金属线相交，造成连接错误。 解决方法是将纵向二层金属线截断，采用一层金属线跨过横向二层金属线进行桥接。修改后的图形如右图所示。 短路 这里，版图中的“短路”错误特指电源和地的短路现象。两条走线的短路错误，我们将其归为误连接错误。 在版图绘制中，短路错误通常发生在同时穿过电源线和地线的布线过程中。尤其是在布置电源和地线网格时，交叉走线极易造成电源和地的短路。 断路 断路也是版图绘制中常见的一类错误。主要表现在多条走线需要相连时，其中一条漏连，而出现断路的情况。 违反工艺原理 （1） 违反工艺原理的错误主要有三类：NMOS晶体管衬底采用N注入、PMOS晶体管衬底采用P注入以及PMOS晶体管没有包裹在N阱中。 前两类错误同时也会产生ERC错误，较为容易进行分辨。一个“PMOS晶体管没有包裹在N阱中”的LVS错误信息如图所示。在“Discrepancies”中分别出现了走线（Incorrect N