可编程逻辑器件原理、开发和科学应用第1章.ppt

　　当IOB控制的引脚被定义为输入时，通过该引脚的输入信号先送入输入缓冲器。缓冲器的输出分成两路：一路可以直接送到MUX；另一路经延时几纳秒(或者不延时)送到输入通路D触发器， 再送到数据选择器。通过编程给数据选择器不同的控制信息， 确定送至CLB阵列的I1和I2是来自输入缓冲器，还是来自触发器。D触发器可通过编程来确定是边沿触发还是电平触发，且配有独立的时钟。与前述CLB中的触发器一样，也可任选上升沿或者下降沿作为有效作用沿。 　　当IOB控制的引脚被定义为输出时，CLB阵列的输出信号OUT(或)也可以有两条传输途径：一条是直接经MUX送至输出缓冲器；另一条是先存入输出通路D触发器，再送至输出缓冲器。输出通路D触发器也有独立的时钟，且可任选触发边沿。输出缓冲器既受CLB阵列送来的OE(或)信号控制，使输出引脚有高阻状态，还受转换速率(摆率)控制电路的控制，使它可高速或低速运行(有抑制噪声的作用)。 　　IOB输出端配有两只MOS管，它们的栅极均可编程，使MOS管导通或截止，分别经上拉电阻或下拉电阻接通VCC、地线或者不接通，用以改善输出波形和负载能力。 　　3. 可编程互连资源(IR) 　　可编程互连资源(IR)可以将FPGA内部的CLB和CLB之间、CLB和IOB之间连接起来，构成各种具有复杂功能的系统。IR主要由许多金属线段构成，这些金属线段带有可编程开关，通过自动布线实现各种电路的连接。 　　XC4000系列采用分段互连资源结构，片内连线按相对长度分为单长度线、双长度线和长线三种。 　　单长度线连接结构如图1.22(a)所示。这些连线是贯穿于CLB之间的八条垂直和水平金属线段，在这些金属线段的交叉点处是可编程开关矩阵。CLB的输入和输出分别接至相邻的单长度线，进而可与开关矩阵相连。通过编程，可控制开关矩阵将某个CLB与其他CLB或IOB连在一起。 　　双长度线连接结构如图1.22(b)所示。 它包括夹在CLB之间的四条垂直和水平金属线段。双长度线金属线段的长度是单长度线金属线段的两倍，要穿过两个CLB之后，这些金属线段才与可编程的开关矩阵相连。因此，通用双长线可使两个相隔(非相邻)的CLB连接起来。 　　图1.22(c)给出了一个利用单/双长度线连接CLB的示例。从图中可看出：利用一条单长度线，可将两个相邻的CLB1和CLB2互连；利用一条双长度线，可将两个相隔的CLB3和CLB4互连。 　　单长度线和双长度线提供了相邻CLB之间的快速互连和复杂互连的灵活性，但传输信号每通过一个可编程开关矩阵，就增加一次延时。因此，FPGA内部延时与器件结构和逻辑布线等有关，它的信号传输延时不可确定。 　　长线连接结构如图1.22(e)所示。由长线网构成的金属网络，布满了阵列的全部长和宽，这些长线不经过可编程开关矩阵，信号延时时间小。长线用于高扇出、关键信号的传播。每条长线中间有可编程分离开关，使长线分成两条独立的连线通路，每条连线只有阵列的宽度或高度的一半。CLB的输入可以由邻近的任一长线驱动，输出可以通过三态缓冲器驱动长线。 图1.22 单长度线、双长度线和长线连接结构 图1.22 单长度线、双长度线和长线连接结构 图1.22 单长度线、双长度线和长线连接结构 　　单长度线和长线之间的通信由位于线交叉处的可编程互连点所控制。双长度线不与其他线相连。 图1.16 GAL22V10的四种输出组态 (a) S1=0，S0=0，低电平有效；(b) S1=0，S0=1，高电平有效； (c) S1=1，S0=0，低电平有效；(d) S1=1，S0=1，高电平有效 S1S0=00时，低电平有效寄存器输出；S1S0=01时，高电平有效寄存器输出；S1S0=10时，低电平有效组合I/O输出；S1S0=11时，高电平有效组合I/O输出。GAL器件还有GAL16V8和GAL20V8两种基本型号，其OLMC与GAL22V10的OLMC相似。 　　PAL和GAL器件与SSI、MSI标准产品相比，有许多突出的优点： 　　(1) 提高了功能密度，节省了空间，通常一片PAL或GAL可以代替4～12片SSI或2～4片MSI； 　　(2) 使用方便，设计灵活； 　　(3) 具有上电复位功能和加密功能，可以防止非法复制等。 　　因而，这两种产品在早期得到了广泛应用。但PAL器件有许多缺陷，主要是PAL采用的是PROM编程工艺，只能一次性编程，而且由于输出方式是固定的，不能重新组态，因而编程灵活性较差。GAL器件的每个宏单元(OLMC)均可根据需要任意组态，所以它的通用性好，比PAL使用更加灵活，而且GAL器件采用了E2CMOS工艺结构，可以重复编程，通常可以擦写上百次，甚至上千次，由于这些突出的优点，使得GAL比PAL应用更为广泛。 1