- 1、本文档共18页,可阅读全部内容。
- 2、原创力文档(book118)网站文档一经付费(服务费),不意味着购买了该文档的版权,仅供个人/单位学习、研究之用,不得用于商业用途,未经授权,严禁复制、发行、汇编、翻译或者网络传播等,侵权必究。
- 3、本站所有内容均由合作方或网友上传,本站不对文档的完整性、权威性及其观点立场正确性做任何保证或承诺!文档内容仅供研究参考,付费前请自行鉴别。如您付费,意味着您自己接受本站规则且自行承担风险,本站不退款、不进行额外附加服务;查看《如何避免下载的几个坑》。如果您已付费下载过本站文档,您可以点击 这里二次下载。
- 4、如文档侵犯商业秘密、侵犯著作权、侵犯人身权等,请点击“版权申诉”(推荐),也可以打举报电话:400-050-0827(电话支持时间:9:00-18:30)。
FPGA结构与原理
FPGA 结构与原理初步结构与原理初步
结构与原理初步结构与原理初步
一一.查找表查找表 ((Look-Up-Table)的原理与结构的原理与结构
一一查找表查找表 (( 的原理与结构的原理与结构
采用这种结构的PLD 芯片我们也可以称之为FPGA:如altera 的ACEX,APEX 系列,xilinx
的Spartan,Virtex 系列等。
查找表 (Look-Up-Table)简称为LUT,LUT 本质上就是一个RAM。 目前FPGA 中多使用
4 输入的LUT,所以每一个LUT 可以看成一个有4 位地址线的16x1 的RAM。当用户通过
原理图或HDL 语言描述了一个逻辑电路以后,PLD/FPGA 开发软件会自动计算逻辑电路的
所有可能的结果,并把结果事先写入RAM,这样,每输入一个信号进行逻辑运算就等于输入
一个地址进行查表,找出地址对应的内容,然后输出即可。
下面是一个4 输入与门的例子,
实际逻辑电路 LUT 的实现方式
a,b,c,d 输入
逻辑输出 地址 RAM 中存储的内容
0000
0 0000 0
0001 0 0001 0
0 ... 0
1111 1 1111 1
二二.基于查找表基于查找表 ((LUT)的的FPGA 的结构的结构
二二基于查找表基于查找表 (( 的的 的结构的结构
我们看一看xilinx Spartan-II 的内部结构,如下图:
xilinx Spartan-II 芯片内部结构 Slices 结构
Spartan-II 主要包括CLBs,I/O 块,RAM 块和可编程连线 (未表示出)。在spartan-II 中,
一个CLB 包括2 个Slices,每个slices 包括两个LUT,两个触发器和相关逻辑。 Slices 可
以看成是SpartanII 实现逻辑的最基本结构 (xilinx 其他系列,如SpartanXL,Virtex 的结构与
此稍有不同,具体请参阅数据手册)
altera 的FLEX/ACEX 等芯片的结构如下图:
altera FLEX/ACEX 芯片的内部结构
逻辑单元 (LE)内部结构
FLEX/ACEX 的结构主要包括LAB,I/O 块,RAM 块(未表示出)和可编程行/列连线。在
FLEX/ACEX 中,一个LAB 包括8 个逻辑单元 (LE),每个LE 包括一个LUT,一个触发器
和相关的相关逻辑。LE 是FLEX/ACEX 芯片实现逻辑的最基本结构(altera 其他系列,如
APEX 的结构与此基本相同,具体请参阅数据手册)
二二.查找表结构的查找表结构的FPGA 逻辑实现原理逻辑实现原理
二二查找表结构的查找表结构的 逻辑实现原理逻辑实现原理
我们还是以这个电路的为例:
A,B,C,D 由FPGA 芯片的管脚输入后进入可编程连线,然后作为地址线连到到LUT,LUT
中已经事先写入了所有可能的逻辑结果,通过地址查找到相应的数据然后输出,这样组合逻
辑就实现了。该电路中D 触发器是直接利用LUT 后面D 触发器来实现。时钟信号CLK 由
I/O 脚输入后进入芯片内部的时钟专用通道,直接连接到触发器的时钟端。触发器的输出与
I/O 脚相连,把结果输出到芯片管脚。这样PLD 就完成了图3 所示电路的功能。(以上这
些步骤都是由软件自动完成的,不需要人为干预)
这个电路是一个很简单的例子,只需要一个LUT 加上一个触发器就可以完成。对于一个LUT
无法完成的的电
文档评论(0)