数字系统设计-2、VHDL基本结构.ppt

数字系统设计 授课教师：周珍艮 电子信息教研室 zzy0562@163.com 目录 第1章 概论 第2章 硬件设计语言 VHDL 第3章 集成开发平台 第4章 数字系统设计举例 实验、课程设计 数据类型　　在VHDL语言中有10种数据类型，但是在逻辑电路设计中只用到两种：BIT和BIT_VECTOR。　　BIT位逻辑数据类型，该端口的信号取值只可能是“1”或“0”。 BIT_VECTOR数据类型，该端口的取值可能是一组二进制位的值。 【例3-2】 VHDL语言程序中数据类型的不同说明符号。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL; ENTITY mux ISPORT (d0,d1,sel: IN STD_LOGIC;　 ?q: OUT STD_LOGIC;bus: OUT STD_LOGIC_VECTOR(7 DOWNTO 0));END ENTITY mux; 3.3 配置　　配置(Configuration)语句描述层与层之间的连接关系以及实体与结构之间的连接关系。设计者可以利用这种配置语句来选择不同的构造体，使其与要设计的实体相对应。在仿真某一个实体时，可以利用配置来选择不同的构造体，进行性能对比试验以得到性能最佳的构造体。例如，要设计一个二输入四输出的译码器。如果一种结构中的基本元件采用反相器和三输入与门，而另一种结构中的基本元件都采用与非门，它们各自的构造体是不一样的，并且都放在各自不同的库中，那么现在要设计的译码器就可以利用配置语句实现对两种不同构造体的选择。 　　SIGNAL a：STD_LOGIC_VECTOR (3 DOWNTO 0)；　　SIGNAL b：STD_LOGIC_VECTOR (2 DOWNTO 0)；　　a=“1010”；  --10　　b=“111”；   --7　　IF (ab) THEN　　 …　　ELSE　　…　　END IF； －－结果710! 算术运算符 加（+） 减（-） 乘（*） 除（/） 取模（MOD） 取余（REM） 乘方（**） 取绝对值（ABS） 正号（+）负号（-） 逻辑左移（SLL） 逻辑右移（SRL） 算术左移（SLA） 算术右移（SRA） 逻辑循环左移（ROL） 逻辑循环右移（ROR） 关系运算符（六种 ） 相等（=） 不等于（/=） 小于（） 大于（） 小于等于（=） 大于等于（=） 关系运算符的运算结果为BOOLEAN类型。 左右两边的操作数的数据类型必须相同，自左至右按位进行比较的。 下层元件 ENTITY and_2 IS PORT( i1, i2 : IN BIT; y1 : OUT BIT); END and_2; ARCHITECTURE a OF and_2 IS BEGIN y1=i1 AND i2; END a; ENTITY or_2 IS PORT( i3, i4 : IN BIT; y2 : OUT BIT); END or_2; ARCHITECTURE a OF or_2 IS BEGIN y2=i3 OR i4; END a; ENTITY xor_2 IS PORT( i5, i6 : IN BIT; y3 : OUT BIT); END xor_2; ARCHITECTURE a OF xor_2 IS BEGIN c=a XOR b; END a; 二输入与门 二输入或门 二输入异或门 5、结构体的三种子结构描述 （一）块（BLOCK）结构描述 （二）子程序（SUBPROGRAM）结构描述 1、过程（PROCEDURE） 2、函数（FUNCTION） （三）进程（PROCESS）结构描述 （三）进程（PROCESS）结构描述 进程语句用来设计某一个功能独立的电路，它本身是并行语句。 程语句的语法结构 [进程标号：] PROCESS [敏感信号表] [进程语句说明部分]； BEGIN 进程语句部分 END PROCESS [进程标号：]； 可有、可无 顺序语句 进程的启动 有敏感信号：当敏感信号发生变化时，进程就被启动。 无敏感信号：应在进程语句中有其它形式的敏感信号激励，当激励条件满足时，进程被启动。 WAIT、WAIT FOR、WAIT UNTILL、WAIT ON后面的条件表达式或时间表达式。 注意：在进程有敏感信号时，进程语句中不允许再显示出现前述WAIT语句中的任何一种语句。 进程的同步描述 在V