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1.Found clock-sensitive change during active clock edge at time
<time> on register "<name>"
原因:vector source file 中时钟敏感信号(如:数据,允许端,清
零,同步加载等)在时钟的边缘同时变化。而时钟敏感信号是不能在时
钟边沿变化的。其后果为导致结果不正确。
措施:编辑vector source file
2.Verilog HDL assignment warning at <location>: truncated
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