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DSP 应用技术（四） 李彧晟 leassun@126.com 四 DSP系统设计 4.1 总体方案设计 4.2 硬件设计步骤 4.3 软件设计步骤 4.4 系统集成 4.5 常用外围芯片 4.6 高速PCB技术 4.1 总体方案设计 4.2 硬件设计步骤 4.3 软件设计步骤 4.4 系统集成 4.5 常用外围器件 实时数据采集 实时数据存储 实时周边器件 实时电路集成 实时信号产生 实时DSP与并行结构 实时总线技术 4.5.1 实时数据采集 4.5.2 实时数据存储 4.5.3 高速实时周边器件 4.5.4 高速实时电路集成 4.5.5 高速实时信号产生 4.5.6 高速实时DSP并行体系结构 4.5.7 高速实时总线技术 4.6 高速PCB设计 4.6.1 高速电路定义 4.6.2 信号完整性 4.6.3 传输线 4.6.4 高速PCB布线 4.6.5 布线的信号完整性仿真 2. ASIC技术 用芯片设计硬件系统 以微处理器为核心的软件编程设计 ASIC设计片上系统 电子设计的三个阶段 ASIC的优点： ? 适应用户特定的功能要求，效率最高； ? 体积小，保密性好。 在样机阶段，还是应该采用EPLD/FPGA技术，以减小开发风险，待技术成熟后，用ASIC技术进行最优的系统实现。 数据存储型 相位累加型 高速信号产生 ?数据存储型 数据 存储器 DAC 低通 滤波器 时钟 N ?相位累加型——直接数字频率合成DDS 相位 累加器 DAC 低通 滤波器 时钟 正弦 查找表 频率控制字 K A D 片内并行 片间并行 以TI公司产品为主 例如TMS320C8x以及TMS320C542x系列 以ADI公司产品为主 例如ADSP2106x以及TS10x系列 VME PCI VME总线支持多处理器系统，地址总线32位，数据总线32或64位，能处理7级中断，具有总线仲裁能力，理论上的异步并行传输速率可达40MB/s。 它独立于处理器，支持多达256个PCI总线，每个PCI总线支持多达256个功能器件，低功耗，突发模式读写，支持最大峰值为528MBps的读写传输速率，并行总线操作。 走线延迟与电路上升沿时间相比拟的情况下，系统电路的功能将会出现问题 vih vil 高速数字电路要求信号的上升或下降时间越短越好 频率越高，导线就会有寄生效应 如果线传播延时大于数字信号驱动端上升时间的1/2，则可认为此类信号是高速信号并产生传输线效应。国外有很多资料，将1/6作为门限，更严格的甚至为1/10，当延时超过此门限时，可定义为高速电路，PCB上的走线将不能用简单的集总参数来描述，而应用分布参数的传输线来描述。 传输线中多次反射示例 过载驱动传输线信号波形示意图 以Tr表示信号上升时间，Tpd表示信号线传播延时。若 Tr ≥ 4 Tpd， 信号将落在安全区域；若 2Tpd Tr 4 Tpd，信号落在不确定区域；若 Tr ≤ 2 Tpd， 信号落在问题区域。 集总模型与分布式传输线 从本质上讲，高速数字系统的设计的核心问题使如何确保系统时序的正确。 信号完整性(Signal Integrity)指的是信号线上信号的质量。 信号完整性问题主要包括反射、振铃、地弹和串扰。 传输线模型可以用串联电阻和并联的电容、电阻和电感结构来等效。 传输线模型 将寄生电阻、电容和电感加到实际的PCB走线中，连线的最终阻抗称为特征阻抗。 3.高速ADC转换器结构 并行比较型——FLASH ADC 并行比较型模数转换器是目前可以见到的速度最快的ADC，分辨率一般为8位，最高可达12位，采样速率可以达到500MSPS，全功率带宽大于300MHz。并行比较型数模转换器结构比较简单，它由分压电阻网络、比较器阵列和优先编码器组成。 VREF vI C7 ＋ － R/2 VREF 13 14 C6 ＋ － R VREF 11 14 D7 D6 C5 ＋ － R VREF 9 14 D5 C4 ＋ － R VREF 7 14 D4 C3 ＋ － R VREF 5 14 D3 C2 ＋ － R VREF 3 14 D2 C1 ＋ － R VREF 1 14 D1 R/2 7D 触发器 寄存器 CP S(t) I1 I2 I3 I4 I5 I6 I7 Q7 Q6 Q5 Q4 Q3 Q2 Q1 优先编码器 Y0 Y1 Y2 D0 D1 D2 S I0 串－并比较型 解决高速、高分辨ADC的另一种设计思路是将两个或多个低分辨率的并行比较型ADC级联起来，合并成一个高分辨的ADC