8259A中断控制课设解决方案.doc

8259中断控制显示 1.课程设计的目的需要综合应用各种微机接口和其他单元电路构成小规模 “ 原理 ” 型的微机应用系统，体现了既强化本学科内容，又扩展知识面的特点它既能处理16位数据，也能处理8位数据。它，即） 图1 8086CPU的内部功能结构框图 2.1.1.2 8086的引脚功能 8086微处理器采用40引脚的DIP封装，如图2所示。 图2 8086的引脚 （1）INTR（可屏蔽中断请求）：输入，高电平有效。 当INTR=1，表示外设提出了中断请求。CPU在执行每条指令的最后一个时钟周期采用此信号，若INTR=1且IF=1（中断允许），则响应中断。 （2） (中断响应)：输出，低电平有效。 有效表示对INTR的外部中断请求响应，进入中断响应周期。 （3） AD ～AD (地址/数据)：在总线周的T1状态输出要访问的存储器或I/O端口的地址，T2，T3状态，对于写操作，是传输数据，对于读操作，则处于浮空状态，等待数据传入。 （4）A/S---A/S（引脚35--38）：地址/状态复用引脚，输出。 在总线周期T1状态输出要访问的存储器的地址。T2--T4状态，用来输出CPU的状态信息。 2.1.2可编程中断控制器8259A （8259A是专门为了对8086/8088进行中断控制而设计的芯片，它是可以用程序控制的中断控制器。它具有如下功能： （1）它可以接收多个外部中断源的中断请求，并进行优先级别判断，选中当前优先级别最高的中断请求，再将此请求送到微处理器的中断输入端。 （2）具有提供中断向量、屏蔽中断输入等功能。 （3）可用于管理8级优先权中断，也可以将多片8259A通过级联方式构成最多可达512级优先权的中断管理系统。 2.1.2 .1 8259A芯片内部结构 8259A可编程中断控制器有8个功能模块，如图3所示。 图3 8259A内部结构 （1）中断请求寄存器（IRR） 中断请求寄存器（IRR）为8位，接受来自IR0～IR7的中断请求信号，当IR0～IR7上出现某一中断请求信号时，IRR对应位被置1。 （2）中断屏蔽寄存器IMR 中断屏蔽寄存器IMR 为8位（8个中断输入），用来存放对各中断请求的屏蔽信息。当该寄存器中某一位置“1”，表示禁止这一级中断请求进入系统，通过IMR寄存器可实现对各级中断的有选择的屏蔽。 （3）中断服务寄存器ISR中断服务寄存器ISR 图4 8259A芯片引脚 （1）INT：8259A向CPU发出的中断请求信号，高电平有效，该引脚接CPU的INTR引脚。 （2）INTA：中断响应信号，输入，接收CPU发来的中断响应脉冲以通知8259A中断请求已被响应，使其将中断类型号送到数据总线上。 （3）CS：片选信号，输入，低电平有效，来自地址译码器的输出。只有该信号有效时，CPU才能对8259A进行读/写操作。 （4）IR7～IR0：中断请求信号，输入，从I/O接口或其他8259A(从控制器)上接收中断请求信号。 2.1.2.3 8259A的编程 8259A的初始化命令字共4个（ICW1～ICW4） A D D D D D D D D 0 A A A 1 LTIM ADI SNGL IC4 D3（LTIM）用来设定中断请求信号的形式 。 如果LTIM=1，则表示中断请求为电平触发方式 。 D1（SNGL）用来指出本片8259A是否与其他8259A处于级连状态。 当系统中只有一片8259A时，SNGL为1。 （3）D0（IC4）用来指出初始化过程中是否设置ICW4。若D0 为0，表示不用ICW4； 若D0为1，表示用ICW4。 表2 ICW4命令字 A D D D D D D D D 1 M M M SFNM BUF M/S AEOI μPM μPM：当μPM=1时，8086/8080恒置1；当μPM=0时，8080/8085恒置0。 AEOI：当AEOI=1时，采用中断自动结束方式；当AEOI=0时，采用一般中断结束方式。 M/S、BUF：当BUF、M/S为“ 11”时，采用缓冲方式主片；当BUF、M/S为“ 10”时，采用缓冲方式从片；当BUF、M/S为“ 01”和“00”时，采用非缓冲方式。 SFNM：“1”代表特殊完全嵌套方式，“0”代表一般完全嵌套方式。 在8086/8088系统中，ICW4是必须使用的，此时D0必定为1。 8259A操作命令字有3个，OCW1～OCW3，可独立使用。 OCW1（屏蔽控制字） M7～M0代表8个屏蔽位，用来控制IR0-IR7输入的中断请求信号。若Mn=0，则中断被开放。 主程序将OCW1设置，即允许中断从IR2端进入。 表3 OCW1控制字 A D D D D D D D D 1 M