基于eda的fpga的实验开发板的设计与程序调试___课程设计报告.docVIP

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2016-05-02 发布于辽宁
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基于eda的fpga的实验开发板的设计与程序调试___课程设计报告

专业课程设计报告课设名称：基于EDA的FPGA实验开发板的设计目录： 1、设计任务及内容 2、系统硬件设计（要求对系统每部分电路进行介绍） 3、系统软件设计（画出程序流程图） 4、系统调试 5、课程设计总结 6、参考文献 7、附录（系统硬件原理图以及程序代码）一：设计任务及内容设计任务：基于EDA的FPGA的实验开发板的设计与程序调试。设计内容：开发板底板和核心板原理图以及PCB的设计，程序的编写与下载调试。二：系统硬件设计核心板部分电源部分：通过5V直流供电，经过电容滤波蜂鸣器部分：通过三极管驱动蜂鸣器，可以播放一些简单的音乐 PS2键盘：可以用作一般通讯目的或者嵌入式系统和片上系统调试LCD模块接口，显示点阵为128x64；一种为T6963控制器的LCD模块VGA接口就是显卡上输出模拟信号的接口library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY seg70 IS PORT ( clk : IN std_logic; rst : IN std_logic; dataout : OUT std_logic_vector(7 DOWNTO 0); --各段数据输出 en : OUT std_logic_vector(7 DOWNTO 0)); --COM使能输出 END seg70; ARCHITECTURE arch OF seg70 IS signal cnt_scan : std_logic_vector(15 downto 0 ); signal data4 : std_logic_vector(3 downto 0); signal dataout_xhdl1 : std_logic_vector(7 downto 0); signal en_xhdl : std_logic_vector(7 downto 0); begin dataout<=dataout_xhdl1; en<=en_xhdl; process(clk,rst) begin if(rst='0')then cnt_scan<="0000000000000000"; elsif(clk'event and clk='1')then cnt_scan<=cnt_scan+1; end if; end process; process(cnt_scan(15 downto 13)) begin case cnt_scan(15 downto 13) is when"000"=> en_xhdl<=; when"001"=> en_xhdl<=; when"010"=> en_xhdl<=; when"011"=> en_xhdl<=; when"100"=> en_xhdl<=; when"101"=> en_xhdl<=; when"110"=> en_xhdl<=; when"111"=> en_xhdl<=; when others=> en_xhdl<=; end case; end process; process(en_xhdl) begin case en_xhdl is when => data4<="0000"; when => data4<="0001"; when => data4<="0010"; when => data4<="0011"; when => data4<="0100"; when => data4<="0101"; when => data4<="0110"; when "