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128X8静态存储器设计 设计步骤 一 实验目的 二 设计规划 三 流片工艺 四 设计流程 五 电路设计 六 版图设计 七 版图验证 八 设计报告 一 实验目的 全定制芯片设计方法 SRAM模块的设计方法 熟悉csmc06umdpdm工艺 CIC 设计环境设置 Composer 电路输入 spectre 电路模拟 Virtouso 版图编辑 Diva 版图验证 二 设计规划 设计方案 特点及功能 工作原理 芯片功能性能 实现工艺 工艺库相关库设计库 电路输入 单元布局布线 模块布局布线 TOP布局布线 2.1 设计方案 2.2 结构特点 存储体容量128个字 每字8位 16字节矩阵16X8 一个3-8列译码器 8个反相器 一个4-16行译码器16个反相器 8个灵敏放大器和8个读控制器 8个写入控制器 I/O信号分成三组： 地址线（A0-A6）， 数据线（OUT7-OUT0, IN7-IN0） 控制线（SEL EN W CS) 2.3 工作原理 CS=‘1’时对存储器进行读写。 A0-A6准备好，SAE=1 EN=1 W=0 这时处于读出状态，数据经过灵敏放大器放大，再通过读控制器输出。 SAE=0 EN=0 W=1 这时处于写入状态，数据经IN7-IN0写入存储器 双向数据输入输出 2.4 芯片功能性能 工作电压 5V 功耗 200 UW 温度 -40—125度 异步方式 应用于数据缓存 2.5 流片工艺 6s06dpdm工艺 6英寸硅片 0.6微米Si栅Cmos 双阱双多晶双金属 混合信号工艺 MPW多项目晶圆流片 2.6 模块布局布线 模块 面积 1 x 0.5 mm Pin 布局 保护环 布局 W/L 1/2 四 工艺(1） 4.1 工艺参数 工作电压3v~5v。 硅晶向为p《100》 薄层电阻为15~25Ω.cm 13层掩模 四 工艺(2） 4.2 基本的设计规则 mos的沟道长度 0.6um Pmos的沟道长度 0.6um 接触孔 0.6*0.6um 金属1宽为0.8um Via的尺寸为0.7*0.7um 金属2的宽长比为0.9:0.8um 四 工艺（3） 4.3 图层的定义 N井（nwell） P井（pwell） p型的衬底 有源区（active）形成n/p型器件 高电阻层（H-res） 低剂量的注入 poly2形成多晶硅互连，多晶硅电阻以及顶层电容电级的形成 N+注入（n+ implant）形成n型的器件的源和漏 poly1多晶硅形成栅级、多晶硅互连 P+注入（p+ implant ）形成p型的器件的源和漏 Rom区（Romcode）在poly之前注入以形成rom区 接触孔（contact）用来做扩散与metal、poly1、poly2间互连 金属1（metal1）用来做互连使用(局部的互连 ) 金属2(metal2)用来做互连使用 通孔（via）metal1与 metal2间互连 四 工艺（4） 4.4 工艺文件tech.tf 显示配置文件display.drf 系统保留器件PTAP等 用户自定义器件 Spectre模型文件 .csc 基本规则文件 drc.rul 五 设计流程 六 电路设计（1） 六 电路设计（1） 6.1 存储单元（storage cell） 六管 双稳态 当N1高电压（’1’）时，N0变为低电压（’0’） N0使B1端确保为高电压。 N3和N4开关晶体管当W是’0’时，两个晶体管被关闭，当W为’1’时，两个晶体管打开，对存储单元里面的数据进行读写。 结构适合低功耗，静态电流基本上可以忽略 W/L(开关NMOS)=W/L（反相器PMOS）=2微米/0.6微米 W/L（反相器NMOS）=2.5微米/0.6微米 六 电路设计（2） 16X8存储体 电路结构 六 电路设计（3） 6.3 128字节矩阵8X16X8 六 电路设计（4） 6.4 3-8译码器 A2A1A0列地址译码器 用于A6A5A4A3行地址4-16译码器 逻辑 逻辑电路 六 电路设计（5） 6.5 4-16的译码器 A3A4A5A6行地址译码 用两个3×8译码器级连来实现 当A6=0时,第一片3-8译码器工作 将高4位A6A5A4A3的地址码译成Y0~Y7 的八个低电平信号; 而当A6=1时,第二片3-8译码器工作 将高4位A6A5A4A3地址码译成Y8~Y15的八个低电平信号 4-16译码器的数字波形 六 电路设计（6） 6.6 写控制器 写控制电路原理 两个传输门和两个反相器 Wdata为输入，B1和B0是输出。 N0和N2的