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手把手教你 FPGA 与 RT 以及 Host 端通信   在ECM 中，会涉及到FPGA 、RT 以及主机，那幺三者之间是如何进行数 据流的传输呢？本文将以cRIO-9068 为例,带大家了解整个编程以及实现过程。       一、FPGA 、RT 以及主机数据流之间的通信概览     在一个含FPGA 的Real-TIme 系统中，FPGA 负责采集信号，然后将采集 的数据传输至RT 端进行监控、处理，同时在主机进行数据的显示、记录或 者发送命令。典型的基于cRIO 的Real-TIme 系统如下图所示：     数据在Real-TIme 系统中主要分为两种，一种是比如消息，命令等等，此 类数据我们只关注其最新的值，主要通过标签、消息进行数据的传递；另外 一种是数据流，我们需要获取所有的数据信息，而不仅仅是最新值，主要通 过网络流、FIFO 进行传递。       对于采集卡采集到的数据，我们有时候是希望对其进行记录，并在Host 端进行显示观测。通常，FPGA 与RT 是通过FIFO 进行数据流的传输，而 RT 则采用网络流与主机传输数据。本文将以cRIO-9068 为例，展示从信号采 集到上位机显示的整个过程，帮助大家更好地了解Real-TIme 系统的数据处 理方式       二、硬件&软件     数采卡：NI 9263     设备：cRIO-9068 ；RIGOL 示波器     软件：LabVIEW; LabVIEW Real-Time ；LabVIEW FPGA ；CompactRIO     （可以在NI Max 中查看自己所安装的软件、驱动以及模块的版本，保持 cRIO-9068 中的软件版本正确）     最终，硬件连接如图。                               三、设计过程     1）新建项目     打开LabVIEW ，新建项目，在项目浏览器中，右键我的项目，选择添加 目标设备，将硬件cRIO-9068 以及NI 9263 一并添加入新建的项目。               2 ）FPGA.vi 的设计     首先我们需要在FPGA 中产生一个正弦信号，经由NI 9263 的模拟端口输 出。     注意：此处不能使用单周期定时循环，因为该vi 无法在一个时钟滴答内 完成执行。关于单周期定时循环参考链接：       由于要将FPGA 产生的正弦波信号传到RT 端进行显示等处理，属于数据 流的传输，因此我们在此处使用DMA FIFO （）。       在项目浏览器中FPGA 下右键新建一个FIFO ，其FIFO 设置如下：     其中在Type 处选择类型：Target to Host-DMA ，大小使用默认的即可。在 Data Type 中选择数据的类型，此处我们传输的是无符号的32 位数据，因此 选择U32 即可。       3 ）RT.vi 的设计     RT 端的vi 主要由两部分组成，一部分是从FIFO 中读取从FPGA 传来的 数据，一部分是建立网络流，将数据传给主机进行检测。这里要注意的是， 由于我们需要的是打开主机随时读取数据，主机程序运行时候。     RT 端的vi 主要由两部分组成，一部分是从FIFO 中读取从FPGA 传来的 数据，一部分是建立网络流，将数据传给主机进行检测。这里要注意的是， 由于我们需要的是打开主机随时读取数据，主机程序运行时候，会产生一个 信号，使RT 端的网络流端建立并且写入数据。因此，我们新建一个布尔变 量，作为这个传递信号。     因此，在RT 端，我们对主机的数据传递主要使用了两种方式，一种是网 络流，用于每一个数据传递；另一个是网络变量，获取布尔控件的最新值。           在FIFO 波形的传递过程中，经常使用到以下两个数，这里做多一些的介 绍。       Normalize Signal Generation Parameters & Sample Rate To Loop Time