第11讲VerilogHDL基础知识-湖南文理学院.PPT

作者：信息与电子工程系 屈民军 《 E D A 技 术》 课 程 教 学 讲授：伍宗富 第十一讲 Verilog HDL基础知识 教学目的：使学生会用Verilog ＨDL语言进行数字系统设计的方法。 教学重点：通过实例讲解Verilog ＨDL语言的应用方法。 教学难点：Verilog ＨDL语言设计数字系统基础。 教学方法：讲授法、计算机辅助法。 课时计划：6学时 使用教材： Verilog HDL入门教程 主要参考文献: [1] 刘洪涛．ARM嵌入式体系结构与接口技术[M]．北京：人民邮电出版社 [2] 田耘等．无线通信FPGA设计[M]．北京：电子工业出版社 [3] 孟宪元等．FPGA嵌入式系统设计教程[M]．北京：电子工业出版社 [4] 徐光辉等.基于FPGA的嵌入式开发与应用[M].北京：电子工业出版社 [5] 沈文斌.嵌入式硬件系统设计与开发实例详解[M].北京：电子工业出版社 [6] 周立功等．SOPC嵌入式系统基础教程[M]．北京：北京航空航天大学出版社 [7] 王彦等.基于FPGA的工程设计与应用[M].西安：西安电子工业出版社 [8] 周润景等．基于QuartusII的FPGA/CPLD数字系统设计实例[M]．北京：电子工业出版社 [9] 二 initial过程块 11.8.3 while和forever语句 11.12 用Verilog HDL设计数字电路 11.12.1 常用组合电路的设计 译码器、编码器 数据选择器 奇偶校验器 11. 12.1 .5 ：BCD码-七段 译码器(共阴) 运算电路 一、加法器： 二、比较器 11.12.2 常用时序电路模块的设计 D触发器 数据锁存器（latch） 数据寄存器 移位寄存器（单向） 计数器 一、可预置的n位二进制计数器（带异步清0） 二、任意进制计数器（带异步清0） 三、可预置的加减计数器 课外作业： 上机调试 3. 8位数据锁存器 module latch_8(qout, data, clk); output[7:0] qout; input[7:0] data; input clk; reg[7:0] qout; always @ (clk or data) begin if(clk) qout =data; end endmodule C1 1D qout data clk 8 8 clk高电平有效， 当clk=1时：输出、输入是透明。 例. 8位数据寄存器 module reg8(out_data,in_data,clk,clr); output[7:0] out_data; input clk,clr; input[7:0] in_data; reg[7:0] out_data; always @ (posedge clk or posedge clr) begin if(clr) out_data =0; else out_data = in_data; end endmodule C1 1D out_data in_data clk 8 8 clr R 数据锁存器与数据寄存器的差别？ 电平触发 边沿触发 module shifter(din , clk , clr ,dout); parameter n=8; input din , clk , clr; output[8:1] dout ; reg[8:1] dout; always @(posedge clk) begin if (clr) dout = 0; // 同步清0，高电平有效 else begin dout = dout 1;//输出信号左移一位 dout[1] = din; //输入信号补充到输出信号的最低位 end end endmodule SRG8 1R C1/ 1D clr clk din dout1 dout8 注意：左移定义 Verilog HDL：低位移向高位 数字电路： 高位移向低位 3 例子： 例11.10 7人投票表决器（多数表决） module voter7 (pass,vote); output pass; input[6:0] vote; reg[2:0] sum; integer