基于FPGA的设计的多路抢答器.doc

PAGE \* MERGEFORMAT PAGE \* MERGEFORMAT 1 16位抢答器 摘要：在ISE软件平台的基础上，基于ＶＨＤＬ语言，采用FPGA技术设计了一款1６路抢答器。通过对系统进行编译、仿真，并进行测试。结果表明：本设计能实现正确显示最先抢答的选手号码，并对答题时间进行10ｓ的限时抢答以及复位重新抢答功能。 关键词：多路抢答器；ＦＰＧＡ；ＶＨＤＬ。 一、设计要求： 1.设计一个具有16位输入的抢答器； 2.用数码管显示输出。 二、设计分析： 抢答器是各类竞赛中的必备设备，以客观的电子电路进行状态判断，避免竞赛的不公平。现行的抢答器实现方案主要有两种：一种是小规模数字逻辑芯片和触发器，另外一种用单片机。小规模数字逻辑电路设计思路简单，但电路实现起来比较复杂；单片机实现相对灵活，但随着抢答组数的增加存在Ｉ／Ｏ口不足的问题。本设计采用ＦＰＧＡ现场可编程技术，避免了硬件电路的焊接与调试，同时由于ＦＰＧＡ的Ｉ／Ｏ端口丰富，可以在设计的基础上略加修改实现具有多组输入的抢答器，增强了系统的灵活性。 设计原理： 1、最多可容纳16名选手或者16个代表队参赛，编号为1~16，各用一个抢答器按钮，编号与参赛者的号码一一对应，此外还有一个按钮给主持人，用来清零，主持人清零后才可进行下一次抢答。 2、抢答器具有数据锁存功能，并将所存的数据用LED数码管显示出来。在主持人将抢答器清零后，若有参赛者抢答按钮，数码管立即显示出最先动作的选手编号，抢答器对参赛选手动作的先后有很强的分辨能力，即使他们动作的先后只相差几毫秒，抢答器也能分辨出来。数码管不显示后动作选手的编号，只显示先动作选手的编号，并保持到主持人清零为止。 3、在各抢答按钮为常态时，主持人可用清零按钮将数码管变为零状态，直至有人使用抢答按钮为止。抢答时间设为10s，在10s后若没有参赛者按抢答按钮，抢答按钮无效，并保持到主持人清零为止。 设计步骤 启动ISE集成开发环境，新建一个工程； 为工程添加设计源文件； 对源文件进行语法检查，并改正错误之处； 对设计进行时序仿真，分析设计的正确性； 锁定引脚，完成设计实现过程，并在试验箱上连线，利用iMPACT进行 程序下载；在试验箱上验证抢答器的功能，观察并记录结果。 设计代码 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; use ieee.std_logic_arith.all; entity answer is port( KEY_IN: in std_logic_vector(16 downto 1); CLEAR,SCANCLK,CLK1S: in std_logic; LED_OUT: out std_logic_vector(6 downto 0); SCAN_OUT: out std_logic_vector(1 downto 0); SOUND_OUT: out std_logic ); end answer; architecture rtl of answer is signal KEY_CODE: integer range 0 to 16; signal KEY_CODE_REG: integer range 0 to 16; signal KEY_EN: std_logic; signal NUM1: integer range 0 to 9; signal NUM2: integer range 0 to 9; signal KEY_EN1,KEY_EN2: std_logic; signal KEY_IN1,KEY_IN2,KEY_INS: std_logic_vector(16 downto 1); signal HEX: integer range 0 to 9; signal TIME_CNT: std_logic_vector(3 downto 0); begin process(KEY_EN,KEY_IN,SCANCLK,CLEAR) begin if CLEAR = 0 then KEY_CODE_REG=0; elsif SCANCLKevent and SCANCLK = 1 then if KEY_CODE_REG = 0 then KEY_CODE_REG=KEY_CODE; end if; end if; end process; process(SCANCLK,CLEAR,KEY_IN) begin if SCANCLKevent and SCANCLK = 1 then KEY_IN2 =