数字系统设计教学资料-第四章+时序逻辑电路2.pptVIP

本章目录;同步设计在设计规模巨大、复杂的系统时是最重要的。 在过去，一些非同步的设计实践被用来节约芯片和面积 滥用异步复位 滥用门控时钟 滥用派生时钟;原则：在寄存器正常工作的时候，不要用复位信号来清空寄存器。 这里有一个不太实用的10进制计数器例子，当计数值达到“1010”时，立刻清空计数器。;误用异步复位 ;问题所在： 从“1001”到“0000”的跳转时，经过了“1010”状态（如时序图所示）。 在驱动aync_clr信号的组合逻辑中，任意的毛刺都会复位计数器 不能应用时序分析来决定最大的时钟频率;补救方法：同步载入“0000”。;原则：不能插入逻辑（例如与门）来阻止时钟更新寄存器的值 时钟树是一种特殊的设计结构，不能被外部干涉。 考虑一个带有使能信号的计数器，一种实现使能的方法是和clk信号相与，如下图所示。;存在的问题： en不能改变clk，有可能仅仅是减少触发器时钟的时钟脉冲宽度。 如果en易受毛刺影响，计数器可能会比预想的计数要多。 由于时钟路径里面存在与门，会影响分布时钟树的构建和分析。;误用门控时钟 ;误用门控时钟 ;存在的问题： 子系统可能会运行在不同的时钟频率。;考虑一个实现“秒和分的计数器”功能的设计，假设它的输入时钟为1MHz。;一个使用派生时钟的设计例子如下：;一个使用派生时钟的设计例子如下（续）;一种更好的使用同步1个时钟脉冲的方法;一种更好的使用同步1个时钟脉冲的方法（续）;功耗现在已经成为一个主要的设计准则 在CMOS工艺中，高时钟频率隐含着高速的开关频率，高速的开关频率令动态功耗增加。 对时钟进行操作会减少开关转换的频率，但这个不能在寄存器传输层实现。 恰当的流程如下： 设计、综合、验证常规的同步子系统。 使用特殊的电路（例如锁相环）来获得派生时钟 使用“功耗优化”的软件工具在一些寄存器上加上门控时钟 ;计数器会按照一系列的模式不断重复其内部状态 二进制计数器 格雷码计数器 环形计数器 线性反馈移位寄存器（LFSR） BCD码计数器;状态会根据二进制计数序列来改变 使用一个自增器来实现下一个状态;每一次状态的变换，仅仅改变其中???一位 使用一个格雷码自增器;格雷码计数器 ;循环移动单个1，例如4位的环形计数器： “1000”? “0100”? “0010” ? “0001”;环形计数器 ;在自我错误修复的设计中，必须保证一个“1”总是在环形中循环。可以这样实现：检测高3位，如果高3位为“000”，则利用组合逻辑在它的最低位插入一个“1” 。;LFSR是一个带有决定下一系列输入值的异或（XOR）反馈网络移位寄存器 仅有一部分的寄存器的位被用来进行异或操作，如果位的选择恰当，N位的寄存器组成的LFSR可以设计为2n-1个状态循环。 下面是一个4位的LFSR。;LFSR的特性来源于有限域的理论 因为反馈表达式用AND和XOR操作来表示，所以使用线性项定义一个线性代数系统。 除了“2n-1个状态”的性质之外，LFSR还具有以下性质： 对于任意n，反馈网络都会生成最大的状态数目。 输出的序列是伪随机的，存在一定的统计特性和随机特性 ;LFSR的应用 伪随机序列：用于测试数据的编码和解码 简单的“next-state logic”计数器 例如，一个128位的LFSR使用3个XOR门可以产生2128-1种模式，对于一个100GHz的系统，需要1012年的时间;线性反馈移位寄存器（LFSR） ;下面将利用二进制计数器来实现PWM调制。 脉宽调试（PWM） 占空比：信号有效所占的时间百分比;计数器应用例子 ;寄存器由于体积太大而不能作为大存储空间。而RAM因为其体积较小，更适合用来作为较大的存储空间。 寄存器在数字系统中，通常用来构建小而快速的临时存储空间，例如： 寄存器文件;寄存器文件 寄存器以一维排列 每个寄存器以地址作为标识 通常有一个写入端口（带有使能信号）和两个或者更多的读取端口 ;寄存器文件 ;寄存器文件 ;寄存器文件（一） ;寄存器文件(二) ;寄存器文件(三)