数字系统设计教学资料-第四章+时序逻辑电路1.pptVIP

本章目录;组合电路和时序电路 时序电路：输出是输入和当前状态的函数 基本记忆单元 D 锁存器 D 触发器 RAM;D锁存器是电平敏感的记忆单元，而D触发器是边沿敏感的记忆单元;D锁存器的时序图（d在c的下降沿处被采样和保存）;D触发器只有在clk信号的跳变沿处有效（0?1或1?0）;D触发器的优点 d端口小小的毛刺不会影响到存储的状态 消除了竞争的条件，交换数据的电路可以工作 D触发器的缺点 是D锁存器的两倍大小;时序图如下:;时序图如下:（续）;在时序电路中，时钟信号扮演着一个很重要的角色 系统可以根据时钟的布局来分类;全局异步电路 没有时钟来协调存储单元的工作，大致分为两类。 时钟 的使用是没有规律的，例如行波计数器：触发器的时钟端口连接上一个触发器的输出q端口。（这种设计并不完美，不推荐） 系统带有不需要时钟的存储单元（如D锁存器）或者带有反馈回路的组合电路（异步电路）。;状态寄存器(state_reg) ：代表存储单元的状态 下一个状态逻辑(Next state logic )：代表决定state_next的组合电路;操作如下： 在时钟信号的上升沿， state_next 被采样和保存在寄存器中，成为新的state_reg的值。 外部输入和state_reg 信号传输到next-state 和输出来决定新的next-state 和新的输出信号 在时钟信号的上升沿， 新的state_next重新被采样和保存，然后重复进程;同步设计的优势 单个的全局时钟让成千上万个触发器构建的电路能够统一控制和满足时序约束。 一个同步的模块把组合逻辑器件从存储单元中分离出来，实现组合逻辑部分的单独优化。 传播延时的反常情况很容易通过分析最差的时序行为来处理;同步电路的类型 常规的时序电路 状态表示，转变和下个状态逻辑有一个简单，常规的模式，例如一个自增的计数器或者一个移位寄存器。 随机的时序电路(FSM) 更复杂的状态迁移且状态和它们的二进制表示没有特殊的联系。即，下一个状态逻辑是随机的。 组合成的时序逻辑 (带有数据通路的FSM, FSMD -- RTL) 组合常规时序电路和有限状态机，用有限状态机来控制时序电路的行为;;;下降沿D触发器 只需要上升沿的程序稍作修改即可（红色为修改的部分）;带异步复???的D触发器;寄存器 由多个共用同样时钟信号和复位信号的D触发器并联而成;最简单的设计时序电路的方法是根据框图来搭建;带有同步使能端的D触发器 注意：en的值在clk的上升沿被采样;带有同步使能端的D触发器（代码）;T触发器 注意：t的值在clk的上升沿被采样;T触发器（代码）;移位寄存器（无控制信号）;移位寄存器（无控制信号）;移位寄存器（无控制信号）代码;通用移位寄存器 设计为4个操作方式：并行、左移、右移、暂停;通用移位寄存器（代码）;任意序列计数器;任意序列计数器（续）;自由运行的二进制计数器 当计数器的值全部为1时，输出最大脉冲，并自动轮回;自由运行的二进制计数器 RTL原理图;二进制计数器;二进制计数器;十进制计数器;可编程的m进制计数器 可以通过改变一个常数m来改变计数器的进制，范围为“0010”~“1111”;可编程的m进制计数器(续) 可以通过改变一个常数m来改变计数器的进制，范围为“0010”~“1111”;简单的设计例子;组合电路 用传播延时来描述 时序电路 必须要满足建立和保持时间，用最大时钟频率来描述（例如：200MHz的计数器，2.4GHz的奔腾II） 建立时间、寄存器的clock-to-q延时和下一个状态的传播延时，都嵌套在时钟频率中。;state_next的延迟受三个源影响 state_reg的输出（部分相同反馈回路和同步时钟） 和外部使用相同时钟的子系统输入同步 和外部输入异步 对于前两个项目，我们可以调节时钟的频率来阻止时序违反 请看下面的时序图（展示了闭环反馈系统的时序行为），在t0时刻，时钟由0变为1。我们假设state_next在建立和保持的周期内不会改变 在clock-to-q (Tcq)延迟之后，寄存器的输出state_reg在时刻t1（t0+Tcq）保持稳定;因为state_reg是state_next逻辑的输入， state_next逻辑的输出在时间Tnext(min)和Tnext(max)改变，分别表示最快和最慢的路径。 因此， state_next在t2（t1+ Tnext(min) ）时刻改变，在t3（t1+ Tnext(max) ）时刻稳定。;在t5时刻，一个新的上升沿时钟到达且当前的时钟周期结束。 state_next在t5时刻被采样。;时序分析;时序分析;时序分析;时序分析;时序分析;时序分析;一段式代码风格;一段式代码风格;一段式代码风格;一段式代码风格;一段式代码风格;一段