数字系统设计教学资料-测试基准m.pptVIP

Testbench设计 ;本章目录;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;Testbench简介 Testbench基本结构 激励信号的产生 Testbench实例;数字系统设计方法;真实世界;Test Bench .. ?!;VHDL test bench;Testbench简介;Testbench简介 Testbench基本结构 激励信号的产生 Testbench实例;激励 信号;Testbench的基本结构;Testbench简介 Testbench基本结构 激励信号的产生 Testbench实例;时钟信号的产生 复位信号的产生 复杂周期性信号的产生 使用DELAYED属性产生两相关性信号 一般激励信号的产生 典型错误;激励信号的产生;clk1、clk2和clk3有何区别？试用并行赋值语句产生上述时钟信号;激励信号的产生;激励信号的产生;激励信号的产生;激励信号的产生;激励信号的产生;激励信号的产生;激励信号的产生;激励信号的产生;激励信号的产生;激励信号的产生;激励信号的产生;激励信号的产生;激励信号的产生;激励信号的产生;激励信号的产生;激励信号的产生;激励信号的产生;激励信号的产生;激励信号的产生;激励信号的产生;Testbench简介 Testbench基本结构 激励信号的产生 Testbench实例;Testbench实例;Testbench实例;Testbench实例;Testbench实例;;当加法器位数增加时，要覆盖所有可能的输入，此方法需要罗列的情况倍数增加，代码书写将会非常麻烦;Testbench实例;Testbench实例;Testbench实例;Testbench实例;Testbench实例;Testbench设计进阶;Testbench设计进阶;高级Testbench概述;简单Testbench概述;高级Testbench概述;Testbench设计进阶;文件的读写;仿真时，VHDL允许设计人员从文件加载数据或将数据存储到文件中。比如用户定义的测试矢量可以保存在文件中，然后在仿真时从文件中读取这些测试矢量。另外，仿真的结果也可以保存在文件中。;TEXTIO 是VHDL 标准库STD 中的一个程序包 （Package）。在该包中定义了三个类型：LINE 类型、TEXT类型以及SIDE 类型。另外，还有一个子类型 （subtype）WIDTH。此外， 在该程序包中还定义了一些访问文件所必须的过程（Procedure）。;数据类型——LINE;数据类型——TEXT ;数据类型——SIDE;TEXTIO—文件定义;TEXTIO—文件定义;TEXTIO—文件定义;TEXTIO 提供了基本的用于访问文本文件的过程。类似于 C＋＋，VHDL 提供了重载功能， 即完成相近功能的不同过程可以有???同的过程名， 但其参数列表不同， 或参数类型不同或参数个数不同。 TEXTIO 提供的基本过程有：;TEXTIO—使用例程;Testbench设计进阶;VCD数据库文件;VCD数据库;用VCD文件记录仿真数据;用VCD文件记录仿真数据;操作提示;VCD文件样式;利用ModelSim查看VCD文件;Testbench设计进阶;断言语句(Assert);断言语句(Assert);断言语句的使用方法;断言语句的使用方法;断言语句的应用实例;LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY counter IS PORT(CLK,CLR,DIR:IN STD_LOGIC; CT_RESULT:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); END counter; ARCHITECTURE Behav OF counter IS SIGNAL TMP:STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN PROCESS(CLK,CLR) BEGIN IF(CLR=‘1’) THEN --清零 TMP<="0000"; ELSIF(CLK'EVENT AND CLK='1') THEN IF(DIR='1') THEN --当DIR为高电平时，计数器为加1计数器 TMP<=TMP+1; ELSE TMP<=TMP-1; --当DIR为低电平时，计数器为减1计数器 END IF; END IF; END PROCESS; CT_RESULT<=TMP; END B